Mini-FAQ: cacheable Area, V0.93a
Thorsten Lange
Fragen zur sogenannten "cacheable Area" eines Boards/Chipsatzes sind in
de.comp.hardware.pc.cpu+mainboard (oder de.comp.sys.ibm-pc, wie die Gruppe
frueher hiess) oefter zu lesen. Aus diesem Grund habe ich die haeufigsten
Fragen und Antworten in dieser Mini-FAQ zusammengefasst.
Ergaenzungen und Berichtigungen sind natuerlich hochwillkommen. Das gilt vor
allem fuer die ALi-Chipsaetze, zu denen ich keine Datenblaetter habe, so dass
ich auf die - leider etwas schwammigen - Informationen aus der c't und den
Webseiten des Herstellers angewiesen war. Ausserdem ist die Liste der
Chipsaetze am Ende dieser Mini-FAQ ist noch nicht vollstaendig; wer
Informationen zu weiteren Chipsaetzen hat, oder weitere Namen kennt, unter
denen einer der aufgefuehrten Chipsaetze verkauft wird, den moechte ich an
dieser Stelle bitten, mir die entsprechenden Angaben zuzuschicken, damit ich
sie in diese Mini-FAQ aufnehmen kann. Das betrifft vor allem die aelteren
Chipsaetze von SiS, ALi, VIA und UMC oder Chipsaetze fuer 486er, die in dieser
Liste bisher noch gar nicht aufgefuehrt sind.
Eines noch: Menschen pflegen zuweilen Fehler zu machen. Alle Angaben in dieser
Mini-FAQ erfolgen daher ohne Gewaehr. Anders ausgedrueckt: Wenn ihr nach der
Lektuere losrennt und neuen Speicher kauft, dann lehne ich jede Verantwortung
ab, wenn dieser doch nicht gecachet wird oder der Rechner nach dem Einbau
explodiert ;-)
Anmerkung zur Version 0.93a:
Seit der Version 0.93 sind keine Pentium-II < 350 MHz mehr erschienen; das
aktuelle Specification Update (Juli 1999) listet nur die bereits bekannten
S-Nummern fuer diese Prozessoren auf.
Aenderungen seit der Version 0.92:
- S-Nummern der Pentium-II mit mehr als 512 MB cacheable Area
(Stand: Intel Specifiation Update vom Februar 1999)
- Neu: AMD K6-III
Aenderungen seit der Version 0.91:
- Neu: VIA Apollo MVP4
- Neu: Aliasnamen fuer VIA Apollo VP3 und MVP3
- Maximale Hauptspeichergroesse VIA Apollo MVP3
Aenderungen seit der Version 0.9:
- Neu: Intel 430MX
- Neu: SiS 5511
- Neu: SiS 5571
- Neu: ALi Aladdin (Danke an Malte Clasen, Malte....@gmx.de)
- Neu: Erlaeuterung Write-Back / Write-Through
- Neu: Celeron 300A und 333 ("Mendocino")
- Korrektur cacheable Areas VIA (Danke an Thomas Foerster,
thomas....@informatik.tu-chemnitz.de)
- Erlaeuterung zu PPro/P2
- Erlaeuterung zum Aladdin V
- Ueberpruefung der cacheable Area vor dem RAM-Kauf (Danke an Marc Haber,
Marc.Hab...@gmx.de)
F: Was ist ueberhaupt ein Cache?
A: Moderne Prozessoren koennen Daten schneller lesen und verarbeiten als der
Hauptspeicher (RAM) sie liefern kann. Der Speicher wuerde daher als Bremse
wirken. Eine Abhilfe gibt es in Form des "Cache". Dieser ist ein kleiner,
aber dafuer sehr schneller Zwischenspeicher, in den ein Datenwort
geschrieben wird, wenn der Prozessor dieses zum ersten Mal liest. Greift die
CPU spaeter erneut auf diese Daten zu, dann kann diese Anforderung aus dem
Cache bedient werden und der langsame Speicherzugriff wird ueberfluessig. Da
solche wiederholten Zugriffe waehrend der Programmausfuehrung sehr haeufig
vorkommen, bringt ein Cache trotz seiner verhaeltnismaessig geringen Groesse
einen deutlichen Geschwindigkeitszuwachs.
F: Ok, und was ist jetzt diese "cacheable Area"?
A: Die "cacheable Area" ist der Bereich des Hauptspeichers, der vom Cache
abgedeckt, also "gecachet" werden kann. Zugriffe ausserhalb dieses Bereichs
koennen nie vom Cache bedient werden und treffen daher immer den langsameren
Hauptspeicher.
F: Was geschieht, wenn mehr Hauptspeicher vorhanden ist als durch die cacheable
Area abgedeckt wird?
A: Dann koennen recht drastische Performanceeinbussen die Folge sein. Hier
macht sich vor allem die Art der Speichervergabe durch Windows bemerkbar:
Der Speicher wird von "oben" nach "unten" belegt, d.h. der nichtgecachete
Teil des Hauptspeichers wird zuerst benutzt.
F: Wodurch ergibt sich die cacheable Area?
A: Der Cachecontroller (also der Teil des Chipsatzes, der fuer die Steuerung
des Cache verantwortlich ist) muss wissen, welche Teile des Hauptspeichers
sich gerade im Cache befinden. Dazu legt der Cachecontroller einen Teil der
Speicheradresse in einem eigens dafuer vorgesehenen Speicherbaustein - dem
"Tag-RAM" - ab. Die "Breite" dieses Bausteins (in Bit) ist mitentscheidend
fuer die Groesse der cacheable Area.
F: Mitentscheidend? Was spielt noch eine Rolle?
A: Moeglicherweise die Groesse des Cache selbst. Wenn man den Cache verdoppelt,
dann verdoppelt sich normalerweise auch die cacheable Area, aber es gibt
eine Reihe von Chipsaetzen, bei denen das nicht so ist. Dazu gehoeren
z.B. die Chipsaetze der Firma Intel.
F: Was ist "Write-Back" und "Write-Through"? Hat das auch eine Auswirkung auf
die cacheable Area?
A: Diese beiden Begriffe beschreiben das Verhalten bei einem Schreibzugriff,
denn auch dabei kann es vorkommen, dass die Zieladresse gerade vom Cache
erfasst wird. Bei Write-Through werden die Daten nicht nur in den Cache
geschrieben, sondern auch gleichzeitig in den Hauptspeicher. Bei Write-Back
wird zunaechst einmal nur der Cacheinhalt veraendert. Damit diese Daten
spaeter nicht verloren gehen, wenn dieser Teil des Cache fuer andere Daten
benoetigt wird, muss der Cachecontroller sie zu diesem Zeitpunkt
zurueckschreiben. Dieser Schreibvorgang sollte natuerlich nur dann
ausgefuehrt werden, wenn auch tatsaechlich Aenderungen vorliegen, damit
keine Performanceverluste auftreten. Dazu vermerkt der Cachecontroller im
sogenannten Dirty-Tag, ob dieser Teil des Cache veraendert wurde und deshalb
erst zurueckgeschrieben werden muss.
Einige Chipsaetze zweigen das Dirty-Tag vom normalen Tag-RAM (das auch
Adress-Tag genannt wird) ab. In diesem Fall halbiert sich die cacheable Area
im Write-Back-Betrieb, da das Adress-Tag nun 1 Bit schmaler geworden ist.
F: Das ist alles Theorie. Mich interessiert nur, wie gross die cacheable Area
bei meinem Board ist. Wie kann ich das festellen?
A: Dazu gibt es ein kleines Programm namens "ctcm" von der c't-Redaktion. Man
erhaelt es kostenlos auf dem WWW-Server <http://www.heise.de> des
Heise-Verlags. Die aktuelle Version ist 1.6n.
Das Programm kann die cacheable Area allerdings hoechstens bis zur Groesse
des installierten Hauptspeichers ueberpruefen.
F: Ich moechte meinen Hauptspeicher erweitern. Wie kann ich vorher
ueberpruefen, ob die cacheable Area gross genug ist? Geht das auch mit
"ctcm"?
A: Nein. Wenn die cacheable Area auch nicht dadurch ueberprueft werden kann,
indem man sich fuer den Test mit ctcm ausreichend viel Speicher ausleiht,
etwa von netten Bekannten, dann hilft nur ein Blick auf das Board weiter.
Eine Liste der Chipsaetze und ihrer cacheable Area befindet sich am Ende
dieser Mini-FAQ.
F: Die cacheable Area meines Boards ist nur 64MB gross. Kann ich trotzdem
mehr Speicher einbauen?
A: Ja. Aber man muss, wie schon gesagt, mit Performanceverlusten
rechnen. Mehr Hauptspeicher waere nur dann sinnvoll, wenn dadurch verhindert
wird, dass der Rechner staendig "swappt", wie es z.B. bei der Bearbeitung
sehr grosser Bilder mit dem Photoshop geschehen kann - selbst ungecachetes
RAM ist um ein vielfaches schneller als eine Festplatte. Es sollte aber klar
sein, dass das nur eine Notloesung darstellt.
F: Kann man die cacheable Area irgendwie erweitern?
A: Beim HX-Chipsatz ist das moeglich. Dieser Chipsatz unterstuetzt Tag-RAMs mit
einer Breite bis zu 11 Bit. Bei vielen Boards hat der Hersteller einen
Steckplatz fuer ein zweites Tag-RAM vorgesehen. Zusammen mit dem bereits auf
dem Board aufgeloeteten Baustein (8 Bit) stehen dem Chipsatz die
erforderlichen Bits zur Verfuegung, und die cacheable Area vergroessert sich
von 64 MB auf 512 MB.
Nachdem das Tag-RAM eingesetzt wurde, muss meist noch ein Jumper umgesetzt
und/oder eine BIOS-Einstellung geaendert werden. Naeheres steht im
Boardhandbuch.
F: Wo bekomme ich so ein Tag-RAM?
A: Dieser Baustein ist ein gewoehnliches 5V SRAM 32Kx8 mit einer Zugriffszeit
von 15 ns (z.B. UM61256AK-15), das man fuer knapp fuenf Mark im
Elektronikladen bekommen kann. Da ein 15ns-SRAM die Anforderungen nur so
gerade erfuellt, ist es sinnvoll, gleich die schnellere 12ns-Ausfuehrung zu
verwenden, die kaum teurer ist.
F: Ich habe ein Gigabyte 586HX (Rev. 1.56) Mainboard; nachdem ich das Tag-RAM
eingesetzt habe, laeuft der Rechner nur noch sehr instabil. Muss ich auf die
Erweiterung verzichten?
A: Nein. Auf dem Board fehlt einfach ein Widerstand, der bestueckt werden
muss. Neben dem Tag-Sockel befinden sich zwei mit "R2" bezeichnete
Loetpads. Wenn man dort einen 10 KOhm-Widerstand einloetet, ist das Problem
behoben. (aus c't 15/98)
F: Bisher ging es nur um Pentium-Chipsaetze. Wie sieht es mit dem Pentium Pro
und dem Pentium-II aus?
A: Bei diesen Prozessoren ist der L2-Cache im Prozessorgehaeuse bzw. auf dem
Prozessormodul untergebracht, so dass der verwendete Chipsatz keine Rolle
spielt. Beim PPro ist die cacheable Area 4 GB gross, ebenso bei den
Pentium-II "Deschutes" ab dem Stepping dA1. Das sind alle Pentium-II mit
350 MHz und hoeher, sowie die Modelle mit den folgenden S-Nummern:
266 MHz: SL33D, SL2W7
300 MHz: SL35V, SL2VY, SL2YK, SL2W8
333 MHz: SL2QH, SL2S5, SL2WY, SL2TV, SL2ZP
Alle anderen Pentium-II koennen 512 MB cachen. Beim P-II ist dies eine
"harte" Grenze - wenn man mehr Speicher einbauen will, muss man den L2-Cache
komplett abschalten - mit entsprechenden Performanceverlusten. Aus welchem
Stepping ein Prozessor stammt, kann man uebrigens unter
<http://developer.intel.com/design/pentiumII/qit/> nachsehen.
F: Und wie sieht es mit dem Celeron 300A, 333 und hoeher (Mendocino) aus?
A: Auch hier spielt der verwendete Chipsatz keine Rolle. Der L2-Cache ist bei
diesen Prozessoren direkt auf dem "Die" untergebracht. Die cacheable Area
ist 4 GB gross.
F: Was ist mit dem AMD K6-III? Der hat doch auch einen eigenen L2-Cache.
A: Dessen cacheable Area ist, wie bei den anderen Prozessoren mit integriertem
L2-Cache auch, nicht vom Chipsatz abhaengig. Die Groesse der c.A. betraegt
4 GB. Bei der Verwendung eines K6-III wird der auf dem Mainboard befindliche
Cache automatisch zum L3-Cache; fuer diesen gelten natuerlich weiter die
Beschraenkungen des Chipsatzes.
Eckdaten der Pentium-Chipsaetze
-------------------------------
Erlaeuterung der einzelnen Felder:
Nr.: Aufgedruckte Typnummer, falls "Bezeichnung" nicht auf dem Chip zu finden
ist. Normalerweise ist hier nur ein Baustein genannt. Weitere Bausteine
(Data Path Units, PCI-to-ISA-Bridges, etc.) werden nicht erwaehnt.
RAM: Vom Chipsatz maximal adressierbarer Hauptspeicher. Dies stellt das Maximum
der Chipsatzhardware dar - einige Boards koennen u.U. nicht mit einem
Hauptspeicher dieser Groesse bestueckt werden. Moeglicherweise sind auch
keine Speichermodule der noetigen Groesse verfuegbar, so dass die Anzahl
der vom Chipsatz verwalteten RAM-Baenke den Maximalausbau bestimmt.
Cache: Maximale Cachegroesse
Area: Groesse der cacheable Area. Moegliche Varianten dieser Angabe sind
x MB - Grundgroesse der c.A.
# - Angabe gilt fuer eine Cachegroesse von 256K. Bei einer
Verdoppelung der Cachegroesse verdoppelt sich auch die c.A.
* - Angabe gilt fuer "Write Back" Betrieb. Bei "Write Through"
verdoppeln
@ - Chipsatz unterstuetzt ein zusaetzliches 1 Bit breites SRAM fuer
das Dirty-Tag. In dieser Betriebsart Wert verdoppeln, sonst wie
"*" behandeln
x / y - Zweite Angabe gilt, wenn mehr als 8 Bit Tag vorhanden sind,
z.B. durch einen 10 Bit breiten Tag-Baustein oder durch 2x8 Bit
Wenn keine der Varianten, #, * oder @ angegeben ist, dann ist die Groesse der
cacheable Area unabhaengig von der Cachegroesse und -betriebsart!
Herst | Bezeichnung | Nr. | RAM | Cache | Area | Bem.
------+---------------+-------------+---------+---------+---------------+------
ALi | Aladdin | M1451 | 192 MB | 1024 KB | * # 32 MB | 10
ALi | Aladdin IV | M1531 | 1024 MB | 1024 KB | 64/512 MB |
ALi | Aladdin IV+ | M1531 | 1024 MB | 1024 KB | 64/512 MB | 1,2
ALi | Aladdin V | M1541 | 1024 MB | 1024 KB | [*] | 3
Intel | 430LX Mercury | 82434LX | 256 MB | 512 KB | 256 MB | 4
Intel | 430NX Neptune | 82434NX | 512 MB | 512 KB | 512 MB |
Intel | 430FX Triton | 82437FX | 128 MB | 512 KB | 64 MB |
Intel | 430MX | 82437MX | 128 MB | 512 KB | 64 MB | 9
Intel | 430HX | 82439HX | 512 MB | 512 KB | 64/512 MB |
Intel | 430VX | 82437VX | 128 MB | 512 KB | 64 MB |
Intel | 430TX | 82439TX | 256 MB | 512 KB | 64 MB |
SiS | 5511 | | 1024 MB | 1024 KB | @ # 32 MB |
SiS | 5571 | | 384 MB | 512 KB | # 64 MB | 9
SiS | 5581/5582 | | 384 MB | 512 KB | # 64 MB |
SiS | 5591/5592 | | 768 MB | 1024 KB | # 64 MB | 5
SiS | 5596 | | 512 MB | 1024 KB | * # 64 MB |
SiS | 5597/5598 | | 384 MB | 512 KB | # 64 MB | 6
VIA | Apollo VPX | VT82C585VPX | 512 MB | 2048 KB | * # 32/128 MB | 7
VIA | Apollo VP2 | VT82C595 | 512 MB | 2048 KB | * # 32/128 MB | 8
VIA | Apollo VP3 | VT82C597 | 512 MB | 2048 KB | * # 32/128 MB | 11
VIA | Apollo MVP3 | VT82C598 | 768 MB | 2048 KB | * # 32 MB | 12
VIA | Apollo MVP4 | VT82C501 | 768 MB | 2048 KB | * # 32 MB | 13,14
[*] Der Aladdin V besitzt ein internes 16Kx10 Tag, das anscheinend recht
flexibel adressiert werden kann. ALi gibt (ohne zusaetzliche externe Tags)
eine cacheable Area von 512 MB bei 512K Cache und 1 GB bei 256 K Cache an,
was darauf schliessen laesst, dass das Tag auch als 8Kx20 angesprochen
werden kann - bei 256K Cache liesse sich damit der gesamte physikalische
Adressraum von 4 GB abdecken.
Bei 1 MB Cache ist ein externes Tag erforderlich; bei einer Groesse 32Kx10
wuerde die cacheable Area ebenfalls 4 GB umfassen.
Leider arbeitet das interne Tag-RAM des Aladdin V z.Zt. nicht zuverlaessig
(Quelle: c't 15/98), so dass ein externes Tag erforderlich ist. Z.Zt.
werden Boards mit diesem Chipsatz mit 512K Cache und einem 8 Bit Tag
bestueckt, was zu einer cacheable Area von 128 MB fuehrt.
Angeblich soll das interne Tag in der Revision F des Chipsatzes fehlerfrei
sein, was in de.comp.sys.ibm-pc aber noch niemand bestaetigt hat. Bisher
sind auch immer noch Boards mit aelteren Revisionen im Handel.
Bemerkungen:
1. Auch unter den Namen "TX Pro" und "TX Two"
2. Entspricht Aladdin IV, jedoch mit anderer PCI-to-ISA-Bridge
3. Chipsatz soll auch 256 MBit-DRAMs adressieren koennen. In diesem Falle
ergaebe sich RAM: 4096 MB
4. P5-Chipsatz P5 (60/66 MHz)
5. Auch unter dem Namen "TX AGP Pro"
6. Auch unter den Namen "Super TX" und "TX Pro-II"
7. Auch unter den Namen "VX Pro" und "Eteq EQ82C6618"
8. Auch unter dem Namen "AMD 640"
9. Notebook-Chipsatz
10. Maximale cacheable Area: 160 MB, Angaben stammen aus einem
Mainboard-Handbuch; die Grenzen des Chipsatzes koennten hoeher liegen
11. Auch unter dem Namen "Eteq EQ82C6628"
12. Auch unter den Namen "PC100 AGP Pro" und "Eteq EQ82C6638"
13. Entspricht MVP3, jedoch mit integriertem 2D/3D Grafikchip und (in
zugehoeriger South-Bridge 82C686) Soundchip
14. Vorlaeufige Angabe, da noch kein vollstaendiges Datenblatt vorhanden
--
Thorsten Lange <thorste...@home.ins.de>
PGP Key fingerprint = 3C 00 A7 63 48 26 D4 8D F6 4B A5 19 31 F7 3F E5
SI NON CONFECTVS NON REFICIAT
Uwe Sieber
Hmm. Also in english hieße es 'cached' in denglisch 'gecached' und
in deutsch wohl eher 'gecacht'. 'gecachet' würde ich ddenglisch
einstufen ;-)
>F: Ok, und was ist jetzt diese "cacheable Area"?
>A: Die "cacheable Area" ist der Bereich des Hauptspeichers, der vom Cache
> abgedeckt, also "gecachet" werden kann. Zugriffe ausserhalb dieses Bereichs
> koennen nie vom Cache bedient werden und treffen daher immer den langsameren
> Hauptspeicher.
Betrifft das dann nur den L2 oder auch den L1? Wenn man beim Shadow-RAM
auf 'noncacheable' schaltet, betrifft das nämlich auch gleich den L1,
was dann beim Hauptspeicher wirklich katastrophal für die Performance
wäre...
> Einige Chipsaetze zweigen das Dirty-Tag vom normalen Tag-RAM (das auch
> Adress-Tag genannt wird) ab. In diesem Fall halbiert sich die cacheable Area
> im Write-Back-Betrieb, da das Adress-Tag nun 1 Bit schmaler geworden ist.
Man könnte noch erwähnen, daß das Abzweigen der DT-Bits vom normalen
Tag-RAM
das Ganze auch deutlich langsamer macht. Write Back macht deshalb bei
den
VIA-Chipsätze kaum Sinn. Hier verbirgt sich die Einstellung für Write
Back /
Write Thru im BIOS übrigens oft hinter 'Substain 3T Write'...
>VIA | Apollo MVP3 | VT82C598 | 768 MB | 2048 KB | * # 32 MB | 12
Vielleicht wäre es besser die üblichen 1MB Cache als Ausgangspukt
zu nehmen, was dann eben 128MB ergibt. Bei 32MB bekommt man ja
einen Schreck, wenn man Stern und Raute verpennt...
>VIA | Apollo MVP4 | VT82C501 | 768 MB | 2048 KB | * # 32 MB | 13,14
>
>
>13. Entspricht MVP3, jedoch mit integriertem 2D/3D Grafikchip und (in
> zugehoeriger South-Bridge 82C686) Soundchip
Kannst Du mir die Device-ID von North- und Sounthbridge für die
Erweiterung von UMBPCI verraten? Ich tippe mal auf 0501h und 0686h....
Gruß Uwe
Thorsten Lange
>Betrifft das dann nur den L2 oder auch den L1? Wenn man beim Shadow-RAM
>auf 'noncacheable' schaltet, betrifft das nämlich auch gleich den L1,
>was dann beim Hauptspeicher wirklich katastrophal für die Performance
>wäre...
Die cacheable-Area-Problematik betrifft eigentlich nur den L2 - es sei
denn, man setzt bei einem aelteren P-II die von Intel vorgeschlagene
Abhilfe ein, und verbietet das Caching fuer den Speicher jenseits von
512MB ueber die MTRRs...
So ist es zwar keine komplette Katastrophe, aber doch zu spüren.
>Man könnte noch erwähnen, daß das Abzweigen der DT-Bits vom normalen
>Tag-RAM
>das Ganze auch deutlich langsamer macht.
Langsam, langsam. Das sollte schliesslich keine komplette
Chipsatz-und-Cache-FAQ werden. ;-) Wenn ich mal wieder etwas mehr Zeit
habe, werde ich mich wieder einem angefangenen Projekt widmen: einer
Webseite, die ausfuehrlich die technischen Hintergruende zum Thema
Cache, RAM, usw. erlaeutert.
>>VIA | Apollo MVP3 | VT82C598 | 768 MB | 2048 KB | * # 32 MB | 12
>
>Vielleicht wäre es besser die üblichen 1MB Cache als Ausgangspukt
>zu nehmen, was dann eben 128MB ergibt. Bei 32MB bekommt man ja
>einen Schreck, wenn man Stern und Raute verpennt...
Dann ist das wenigstens der dezente Hinweis, sich die Mini-FAQ
_sorgfaeltig_ durchzulesen. ;-) Nee, ernsthaft: Dieser Vorschlag wurde
schon oefter gemacht, aber ich bin immer noch der Meinung, dass die
Tabelle so am einfachsten zu durchschauen ist, weil sich alle Angaben
auf die gleiche Cachegroesse beziehen; die maximale (oder die uebliche)
Bestueckung ist ja von Chipsatz zu Chipsatz verschieden; wuerde man die
c.A. fuer die maximale Cachegroesse angeben, koennte es auch geschehen,
dass die c.A. den maximalen Speicherausbau ueberschreitet, was ebenfalls
fuer Verwirrung sorgen koennte. Ausserdem kann man auf diese Weise bei
einer Rechenoperation bleiben, naemlich der Verdoppelung.
>>VIA | Apollo MVP4 | VT82C501 | 768 MB | 2048 KB | * # 32 MB | 13,14
>>
>>13. Entspricht MVP3, jedoch mit integriertem 2D/3D Grafikchip und (in
>> zugehoeriger South-Bridge 82C686) Soundchip
>
>Kannst Du mir die Device-ID von North- und Sounthbridge für die
>Erweiterung von UMBPCI verraten? Ich tippe mal auf 0501h und 0686h....
Leider nein. Ich habe immer noch kein echtes Datenblatt.
Bye,
Thorsten
Thorsten Lange
>Man könnte noch erwähnen, daß das Abzweigen der DT-Bits vom normalen Tag-RAM
>das Ganze auch deutlich langsamer macht. Write Back macht deshalb bei den
>VIA-Chipsätze kaum Sinn.
Was ich dazu noch fragen wollte: Bist Du sicher, dass das beim MVP3 noch
zutrifft? Laut Datenblatt benoetigt der MVP3 fuer einen Schreibzugriff 3
Takte, fuehrt einen Burst in 3-1-1-1 Takten aus und unterscheidet sich
damit nicht von anderen Chipsaetzen, die ein integriertes Tag haben.
Der WB-Modus hat in der Praxis tatsaechlich kaum noch Vorteile
gegenueber WT, aber liegt das wirklich daran, dass das Dirty-Bit vom
Adress-Tag abgezweigt wird? Immerhin ist der MVP3 einer der wenigen
Chipsaetze, die ueberhaupt noch zwischen beiden Betriebsarten
umgeschaltet werden koennen; Vergleiche mit anderen Chipsaetzen fallen
da schwer.
Es koennte sein, dass der WB-Modus des L2-Caches ohnehin nichts mehr
bringt, was auch recht plausibel scheint, wenn man sich die heutigen
CPUs ansieht. Diese betreiben ihren L1-Cache bereits im WB-Modus, so
dass z.B. Zugriffe auf Schleifenvariablen fuer den L2 gar nicht mehr zu
sehen sind (aber gerade das sind die Faelle, aus denen ein WB-Cache
seine Vorteile schoepft). Zu 486er-Zeiten sah das noch anders aus: deren
L1-Cache arbeitete ja im WT-Modus (spaete Varianten wie den DX4-WB
einmal ausgenommen).
Bye,
Thorsten