請問slew rate及clock skew

[美女於我如浮雲]

常被這兩個定義搞混,可否請問這兩個專有名詞的定義為何?謝謝

slew rate(V/us)此值很高代表什麼?很低又代表什麼？
clock skew呢?
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※ Origin: 楓橋驛站<bbs.cs.nthu.edu.tw> ◆ From: 61-231-135-73.HINET-IP.hinet.net

[plug in baby]

※ 引述《aoe...@bbs.cs.nthu.edu.tw (美女於我如浮雲)》之銘言：
: 常被這兩個定義搞混,可否請問這兩個專有名詞的定義為何?謝謝
: slew rate(V/us)此值很高代表什麼?很低又代表什麼？
: clock skew呢?

slew rate跟電路驅動電容性負載的能力有關
可以簡單的以"輸出電流/電容"來估計
做放大器當然希望slew rate越快越好
但電流提高或減低load都有其trade off

clock skew則是數位電路的問題
意思是同一個clock source產生的clock信號
到達每個register的時間都不一樣(連線的RC delay)

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[美女於我如浮雲]

※ 引述《NeoCP...@ptt.cc (plug in baby)》之銘言：

> ※ 引述《aoe...@bbs.cs.nthu.edu.tw (美女於我如浮雲)》之銘言：
> : 常被這兩個定義搞混,可否請問這兩個專有名詞的定義為何?謝謝
> : slew rate(V/us)此值很高代表什麼?很低又代表什麼？
> : clock skew呢?
> slew rate跟電路驅動電容性負載的能力有關
> 可以簡單的以"輸出電流/電容"來估計
> 做放大器當然希望slew rate越快越好
> 但電流提高或減低load都有其trade off

~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
可否多加說明,謝謝..

> clock skew則是數位電路的問題
> 意思是同一個clock source產生的clock信號
> 到達每個register的時間都不一樣(連線的RC delay)

嗯..所以clock skew是越低越好嘍,單位是ns嗎?
我看過clock skew有fast及slow的分別,那是代表什麼呢?
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[︿(￣︶￣)︿]

※ 引述《aoe...@bbs.cs.nthu.edu.tw (美女於我如浮雲)》之銘言：

> ※ 引述《NeoCP...@ptt.cc (plug in baby)》之銘言：

> > slew rate跟電路驅動電容性負載的能力有關
> > 可以簡單的以"輸出電流/電容"來估計
> > 做放大器當然希望slew rate越快越好
> > 但電流提高或減低load都有其trade off
> ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
> 可否多加說明,謝謝..

他應該是說,當希望輸出的power越高(電壓的rail或是電流的rail較高),
就得犧牲掉slew rate的快速變化率

> > clock skew則是數位電路的問題
> > 意思是同一個clock source產生的clock信號
> > 到達每個register的時間都不一樣(連線的RC delay)
> 嗯..所以clock skew是越低越好嘍,單位是ns嗎?
> 我看過clock skew有fast及slow的分別,那是代表什麼呢?
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[plug in baby]

※ 引述《aoe...@bbs.cs.nthu.edu.tw (美女於我如浮雲)》之銘言：
: ※ 引述《NeoCP...@ptt.cc (plug in baby)》之銘言：
: > slew rate跟電路驅動電容性負載的能力有關
: > 可以簡單的以"輸出電流/電容"來估計
: > 做放大器當然希望slew rate越快越好
: > 但電流提高或減低load都有其trade off
: ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
: 可否多加說明,謝謝..

方法1: 提高電流 (但power consumption勢必也要提高)
方法2: 降低load capacitance (但kT/C noise變高)

: > clock skew則是數位電路的問題

: > 意思是同一個clock source產生的clock信號
: > 到達每個register的時間都不一樣(連線的RC delay)
: 嗯..所以clock skew是越低越好嘍,單位是ns嗎?
: 我看過clock skew有fast及slow的分別,那是代表什麼呢?

clock skew 本身指的就是時間差, 所以當然有大小的差別囉
如果兩個register之間clock skew太大
有可能發生data一次跳過兩個reg的情形
另一方面, 如果logic速度比較慢
可以故意產生clock skew
讓data可以容許晚一點穩定
這種叫做useful skew
(這些一般數位電路課本都會講哦)

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[家，太遠了]

※ 引述《NeoCP...@ptt.cc (plug in baby)》之銘言：

> ※ 引述《aoe...@bbs.cs.nthu.edu.tw (美女於我如浮雲)》之銘言：

> : ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
> : 可否多加說明,謝謝..
> 方法1: 提高電流 (但power consumption勢必也要提高)
> 方法2: 降低load capacitance (但kT/C noise變高)

> : 嗯..所以clock skew是越低越好嘍,單位是ns嗎?
> : 我看過clock skew有fast及slow的分別,那是代表什麼呢?
> clock skew 本身指的就是時間差, 所以當然有大小的差別囉
> 如果兩個register之間clock skew太大
> 有可能發生data一次跳過兩個reg的情形

> 另一方面, 如果logic速度比較慢
> 可以故意產生clock skew
> 讓data可以容許晚一點穩定
> 這種叫做useful skew
> (這些一般數位電路課本都會講哦)

這個說法有問題, 一般在 synthesis 時要跨過兩個 cycles 都是下 multicycle,
要跨不同 clock domain 就是 false path, tool 怎麼會知道什麼叫 "容許晚一點
穩定" ?

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※ Origin: 楓橋驛站<bbs.cs.nthu.edu.tw> ◆ From: micro.ee.nthu.edu.tw

[c'est la vie]

※ 引述《boy0 (家，太遠了)》之銘言：

> > 可以故意產生clock skew
> > 讓data可以容許晚一點穩定
> > 這種叫做useful skew
> > (這些一般數位電路課本都會講哦)
> 這個說法有問題, 一般在 synthesis 時要跨過兩個 cycles 都是下 multicycle,
> 要跨不同 clock domain 就是 false path, tool 怎麼會知道什麼叫 "容許晚一點
> 穩定" ?

it's NOT multicycle path.
it's useful skew, which is different to multi-cycle.
it's hard to implement in practice,
since accrurate estimation of net delay is not easy to predict.
But there are some EDA vender, such as Magma, claim that they can
make it.

我們做不到 不代表別人做不到

Have a nice day!
--
※ Origin: 楓橋驛站<bbs.cs.nthu.edu.tw> ◆ From: ms1.me.nctu.edu.tw

[家，太遠了]

※ 引述《Magma (c'est la vie)》之銘言：

> ※ 引述《boy0 (家，太遠了)》之銘言：

> > 這個說法有問題, 一般在 synthesis 時要跨過兩個 cycles 都是下 multicycle,
> > 要跨不同 clock domain 就是 false path, tool 怎麼會知道什麼叫 "容許晚一點
> > 穩定" ?
> it's NOT multicycle path.
> it's useful skew, which is different to multi-cycle.
> it's hard to implement in practice,
> since accrurate estimation of net delay is not easy to predict.
> But there are some EDA vender, such as Magma, claim that they can
> make it.
> 我們做不到 不代表別人做不到
> Have a nice day!

clock skew 又不見得是 pre layout 的結果, designer 自己本來就應該知道
電路哪裡"需要跨過兩個 clock", 佈完 clock tree 以後的 clock skew 就應
該是值得信任的結果了, 要是和之前預期差太多, 要改的是 wireload model
和其他 constraint 吧, designer 預期的"跨兩個週期" 應該早就預期了.
您所說的 "EDA vendor 能做到 predict", 很多 tool 早就可以 support 了,
去年 Mentor 辦的研討會就強力推銷這東西, 只不過這功能 license 有點高
所以才作罷而已.
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※ Origin: 楓橋驛站<bbs.cs.nthu.edu.tw> ◆ From: micro.ee.nthu.edu.tw

[只是個俗仔]

※ 引述《boy0...@bbs.cs.nthu.edu.tw (家，太遠了)》之銘言：

> ※ 引述《NeoCP...@ptt.cc (plug in baby)》之銘言：

> > 方法1: 提高電流 (但power consumption勢必也要提高)
> > 方法2: 降低load capacitance (但kT/C noise變高)

> > clock skew 本身指的就是時間差, 所以當然有大小的差別囉
> > 如果兩個register之間clock skew太大
> > 有可能發生data一次跳過兩個reg的情形
> > 另一方面, 如果logic速度比較慢

> > 可以故意產生clock skew
> > 讓data可以容許晚一點穩定
> > 這種叫做useful skew
> > (這些一般數位電路課本都會講哦)

> 這個說法有問題, 一般在 synthesis 時要跨過兩個 cycles 都是下 multicycle,
> 要跨不同 clock domain 就是 false path, tool 怎麼會知道什麼叫 "容許晚一點
> 穩定" ?

tools當然不必知道，也沒有必要知道，並且useful skew是因"需求"而"產生"
當然這不是高速電路所容許的，所以他也提到"logic較慢"，雖然表達能力不是很好
到也不至於讓人產生這樣的誤會

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[1;37m□ 本文章由 [33mMaddux [37m 從 [32mpc317-2.EE.NCTU.edu.tw [37m 發表 [m

[只是個俗仔]

※ 引述《boy0...@bbs.cs.nthu.edu.tw (家，太遠了)》之銘言：

> ※ 引述《Magma (c'est la vie)》之銘言：

> > it's NOT multicycle path.
> > it's useful skew, which is different to multi-cycle.
> > it's hard to implement in practice,
> > since accrurate estimation of net delay is not easy to predict.
> > But there are some EDA vender, such as Magma, claim that they can
> > make it.
> > 我們做不到 不代表別人做不到
> > Have a nice day!
> clock skew 又不見得是 pre layout 的結果, designer 自己本來就應該知道
> 電路哪裡"需要跨過兩個 clock", 佈完 clock tree 以後的 clock skew 就應
> 該是值得信任的結果了, 要是和之前預期差太多, 要改的是 wireload model
> 和其他 constraint 吧, designer 預期的"跨兩個週期" 應該早就預期了.
> 您所說的 "EDA vendor 能做到 predict", 很多 tool 早就可以 support 了,
> 去年 Mentor 辦的研討會就強力推銷這東西, 只不過這功能 license 有點高
> 所以才作罷而已.

不知那些tools可以support??就算有，誤差如何?
並且是在那個simulation level? gate-level?? it's impossible.