1组进展情况

[虫儿飞]

现阶段主要是完成正弦信号发生器的设计，通过FPGA构建DDS进行频率合成，现阶段已经调通程序能够产生波形，但由于时钟问题，信号频率无法做的
很高，在减小一个周期采样点的前提下之勉强实现10MHz信号产生，但含有太大的干扰信号，本想通过构建外围的滤波电路来解决这个问题，但不管是仿真还
是滤波器专用设计软件构件的 8阶 3db截止频率为10MHz的滤波器的时候效果都不理想，往往不到7MHz信号就衰减的很微弱，而构建的4阶滤波电
路虽然3db截止频率在10MHz左右，但15MHz的信号衰减效果不好，无法很好的剔除掉10MHz到20MHz的信号，信号调理效果不理想。

现阶段预期任务是 ： 调试程序实现 100Hz 的频率步进，同时构建后级放大滤波电路。

总结：由于处理高速信号知识 ，经验匮乏。时钟问题始终是个瓶颈，而自己构建的有源晶振效果也不是很理想，现在通过向TI公司申请的始终芯片
CDCE906与CDCEL937时钟管理芯片，目前正在看其DATAsheet,感觉使用起来相当复杂。