Top-level
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Caio
Jun 4, 2013, 4:24:24 PM6/4/13
to mc613_2013_s1
Pessoal,
como muita gente da turma A foi embora na última aula e não conversou comigo, nem com o professor, saibam que o top-level não é um diagrama de blocos.
É código. É o entity do projeto, com a arquitetura contendo os port maps de cada um dos blocos do seu projeto. Visto que para escrever o port map vocês precisarão de saber a entity de cada bloco, pois, é para ser feito e entregue também as entidades dos blocos descritas em VHDL.
--
Atenciosamente,
Caio.
como muita gente da turma A foi embora na última aula e não conversou comigo, nem com o professor, saibam que o top-level não é um diagrama de blocos.
É código. É o entity do projeto, com a arquitetura contendo os port maps de cada um dos blocos do seu projeto. Visto que para escrever o port map vocês precisarão de saber a entity de cada bloco, pois, é para ser feito e entregue também as entidades dos blocos descritas em VHDL.
--
Atenciosamente,
Caio.
Daniel Vatanabe
Jun 4, 2013, 4:40:32 PM6/4/13
to mc613_2013_s1
até que horas temos para entregar?
pode fazer um pseudo codígo da ARCHITECTURE do TOP LEVEL para ficar
mais facil de entender?
On 4 jun, 17:24, Caio <caiohoff...@gmail.com> wrote:
> Pessoal,
>
> como muita gente da turma A foi embora na última aula e não conversou
> comigo, nem com o professor, saibam que o top-level não é um diagrama de
> blocos.
>
> É código. É o *entity* do projeto, com a arquitetura contendo os *port
> maps*de cada um dos blocos do seu projeto. Visto que para escrever o
> *port map* vocês precisarão de saber a *entity* de cada bloco, pois, é para
pode fazer um pseudo codígo da ARCHITECTURE do TOP LEVEL para ficar
mais facil de entender?
On 4 jun, 17:24, Caio <caiohoff...@gmail.com> wrote:
> Pessoal,
>
> como muita gente da turma A foi embora na última aula e não conversou
> comigo, nem com o professor, saibam que o top-level não é um diagrama de
> blocos.
>
> maps*de cada um dos blocos do seu projeto. Visto que para escrever o
> *port map* vocês precisarão de saber a *entity* de cada bloco, pois, é para
Caio
Jun 4, 2013, 4:42:50 PM6/4/13
to mc613_2013_s1
2013/6/4 Daniel Vatanabe <danielva...@gmail.com>
até que horas temos para entregar?
14:00 de amanhã, vulgo até antes de iniciar a aula, submeter no Teleduc.
pode fazer um pseudo codígo da ARCHITECTURE do TOP LEVEL para ficar
mais facil de entender?
Não precisa de pseudo-código. VHDL está bom.
> É código. É o *entity* do projeto, com a arquitetura contendo os *port
On 4 jun, 17:24, Caio <caiohoff...@gmail.com> wrote:
> Pessoal,
>
> como muita gente da turma A foi embora na última aula e não conversou
> comigo, nem com o professor, saibam que o top-level não é um diagrama de
> blocos.
>
> maps*de cada um dos blocos do seu projeto. Visto que para escrever o
> *port map* vocês precisarão de saber a *entity* de cada bloco, pois, é para
> ser feito e entregue também as entidades dos blocos descritas em VHDL.
>
> --
> Atenciosamente,
>
> Caio.
--
Atenciosamente,
Caio.
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