VHDL et conception FPGA
Vilvox
J'ai quelques question au sujet du VHDL et de la conception sur FPGA :
1) Comment definiriez-vous les differences entre description
structurelle, niveau RTL et comportementale lors de la simulation ?
Y a t-il un ordre a respecter dans le flot de conception ?
la description RTL inclus la representation d'un module en portes
logiques, n'est-elle pas suffisante pour la description du circuit ?
Faut-il lui rajouter la description structurelle ?
2) Lors de la synthese, les fichiers .vhd permettent de generer
d'autres fichiers pour la simulation post-synthese mais quels sont les
etapes et l'intervention du designer dans la synthese ?
Cela inclus les retards physiques dus aux composants et aux portes
NAND, NOR...
Le choix des composants et de l'architecture (connexion entre les
portes) se fait-elle automatiquement grace au fichier VHDL ou faut-il
les redefinir avec l'outil CAO de synthese ?
Quelle difference entre synthese et placement-routage ?
le fichier VHDL donne bien la relation entre les composants et les
blocs logiques donc à quoi sert l'etape supplementaire de routage ?
merci d'avance,
Vilvox
D.Manoeuvre
> Bonjour,
>
> J'ai quelques question au sujet du VHDL et de la conception sur FPGA :
>
> 1) Comment definiriez-vous les differences entre description
> structurelle, niveau RTL et comportementale lors de la simulation ?
> Y a t-il un ordre a respecter dans le flot de conception ?
> la description RTL inclus la representation d'un module en portes
> logiques, n'est-elle pas suffisante pour la description du circuit ?
> Faut-il lui rajouter la description structurelle ?
La différence est lié au style de codage, tu peux baptiset une
arcitecture RTL et mettre dedant du code comportemental. Ce n'est pas
forcément une bonne idée mais ça marche.
En général le comportemental sert uniquement pour de la simulation, ce
n'est pas du code synthétisable. Pour les FPGA, on l'utilise pour les
testbench.
Le structurel sert à définir l'interconnection entre les différents
blocs qui composent ton design.
Le RTL, c'est le contenu des blocs.
> 2) Lors de la synthese, les fichiers .vhd permettent de generer
> d'autres fichiers pour la simulation post-synthese mais quels sont les
> etapes et l'intervention du designer dans la synthese ?
> Cela inclus les retards physiques dus aux composants et aux portes
> NAND, NOR...
> Le choix des composants et de l'architecture (connexion entre les
> portes) se fait-elle automatiquement grace au fichier VHDL ou faut-il
> les redefinir avec l'outil CAO de synthese ?
Je ne comprend pas ptrès bien la question.
On a un code VHDL, si ce code est synthetisable, le logiciel de synthèse
le "transforme" en portes logiques.
La seule intervention de l'utilisateur concerne le paramètrage du
logiciel.
> Quelle difference entre synthese et placement-routage ?
> le fichier VHDL donne bien la relation entre les composants et les
> blocs logiques donc à quoi sert l'etape supplementaire de routage ?
Le placement routage consiste a placer dans un FPGA spécifique le design
décrit dans les fichiers issus de la synthèse.
C'est uniquement après le routage qu'on peut faire de la simulation
temporelle (tenant compte des retards des portes ou bascules iterne et
sutout des longueurs des interconnections internes).
--
D.Manoeuvre
Vilvox
j'ai encore qqes questions :
1) en quoi consiste l'analyse statique (temporelle) ? Quel est le lien
avec la recherche de chemin critique ?
2) Qu'est-ce que la regression niveau porte ?
dmano...@free.fr (D.Manoeuvre) wrote in message news:<1fy00kf.6knok11zubhN%dmano...@free.fr>...
Vilvox
à quelle etape se fait le regroupement ?
J'entends par là que si on a développé un module isolé, est-il possible de
le synthétiser individuellement et meme d'effectuer le placement routage sur
certaines cellules du FPGA simplement pour ce module ?
D.Manoeuvre
> j'ai encore qqes questions :
> 1) en quoi consiste l'analyse statique (temporelle) ? Quel est le lien
> avec la recherche de chemin critique ?
Là je ne comprend pas la question.
C'est quel logiciel qui permet de faire cette analyse ?
> 2) Qu'est-ce que la regression niveau porte ?
Aucunne idée, je n'ai jamais entendu ce terme (je ne suis pas un
spécialiste en FPGA).
--
D.Manoeuvre
D.Manoeuvre
> Encore une petite question : comme toute conception sur FPGA est modulaire,
> à quelle etape se fait le regroupement ?
On peut le faire à tout les niveaux :
- creer un fichier VHDL qui regroupe les différents modules et faire une
synthèse puis placement/routage de l'ensemble.
- synthétiser séparément les modules et faire un placement/routage de
l'ensemble
- systhétiser et placer/router les modules séparément
> J'entends par là que si on a développé un module isolé, est-il possible de
> le synthétiser individuellement et meme d'effectuer le placement routage sur
> certaines cellules du FPGA simplement pour ce module ?
Pour le faire il faut utiliser des outils supportant cette technique de
conception. par exemple, pour les FPGA Xilinx, c'est "Modular Design"
<http://www.xilinx.com/xlnx/xil_prodcat_product.jsp?title=modular_desig>
--
D.Manoeuvre
Vilvox
Je pense qu'il s'agit de l'analyse des fichiers temporels lors de la
synthese, pour verifier que notre design correspond et repond aux attentes.
A ce sujet, d'après ce que j'ai pu voir, beaucoup des logiciels de synthese
et meme de placement routage proposent l'utilisation de scripts (souvent en
perl/tcl) : pour quel usage ?
Je suppose qu'il s'agit de l'analyse de ces fichiers temporels crées en
post-synthèse mais à quoi servent ces scripts exactement ?
"D.Manoeuvre" <dmano...@free.fr> a écrit dans le message news:
1fy24lm.1c1s6ox1veqkkzN%dmano...@free.fr...