Conexiones (derivadas) entre bloques
57 views
Skip to first unread message
Carlos
Jul 24, 2016, 4:35:50 PM7/24/16
to FPGA-WARS: explorando el lado libre
Que tal,
Estoy probando iceStudio y me surgió una duda, se podrán "ahorrar" bloques, en este caso los '0' y '1', permitiendo hacer "ramas" de una conexión que ya este hecha? A lo mejor es posible y no he podido hacerlo. Mi prueba esta de la siguiente forma:
Y creo que se puede mejorar así (lo que esta en rojo es lo que se eliminaría haha):
Espero se entienda mi duda, soy particularmente malo explicando.
Saludos
PD: En la pestaña logic creo que faltan algunas compuertas básicas como xor, nand, nor, están en el "roadmap" o podría intentar "apoyarlos" añadiéndolas?
Estoy probando iceStudio y me surgió una duda, se podrán "ahorrar" bloques, en este caso los '0' y '1', permitiendo hacer "ramas" de una conexión que ya este hecha? A lo mejor es posible y no he podido hacerlo. Mi prueba esta de la siguiente forma:
Y creo que se puede mejorar así (lo que esta en rojo es lo que se eliminaría haha):
Espero se entienda mi duda, soy particularmente malo explicando.
Saludos
PD: En la pestaña logic creo que faltan algunas compuertas básicas como xor, nand, nor, están en el "roadmap" o podría intentar "apoyarlos" añadiéndolas?
Carlos 47
Jul 24, 2016, 4:47:16 PM7/24/16
to fpga-wars-explora...@googlegroups.com
Bueno encontré la "solución", debí de haber arrastrado la conexión desde la salida del 0 o 1, no es posible tomarla desde el medio.
Saludos--
Has recibido este mensaje porque estás suscrito al grupo "FPGA-WARS: explorando el lado libre" de Grupos de Google.
Para anular la suscripción a este grupo y dejar de recibir sus mensajes, envía un correo electrónico a fpga-wars-explorando-el...@googlegroups.com.
Para publicar en este grupo, envía un correo electrónico a fpga-wars-explora...@googlegroups.com.
Para ver esta conversación en el sitio web, visita https://groups.google.com/d/msgid/fpga-wars-explorando-el-lado-libre/8c0a44e3-d33b-4b83-9114-2895fbc2939e%40googlegroups.com.
Para acceder a más opciones, visita https://groups.google.com/d/optout.
rafael lozano
Jul 24, 2016, 5:40:40 PM7/24/16
to FPGA-WARS: explorando el lado libre
Buenas noches, yo echo en falta poder repetir entradas sin que me de error al hacer build, otra cosa que seguro que se puede es utilizar bit de memoria estilo a la programacion de los plc.
Un saludo
Obijuan
Jul 25, 2016, 2:39:32 AM7/25/16
to FPGA-WARS: explorando el lado libre
Hola Carlos,
Ya he visto que lo has solucionado :-) Hay que tirar un cable nuevo desde la salida, y así se consigue el multi-cable
Ahora mismo en el icestudio sólo vienen de serie 3 puertas muy básicas. En el futuro iremos incorporando más. De momento, cada uno puede ir creando sus propios bloques con la lógica que quiera (xor, nand...). Una manera rápida es usando los templates. Por ejemplo, abre el template de la puerta and. Modifica la expresión en verilog para obtener una puerta nand y exportalo como bloque (Con la opción edit/image path puedes especificar el SVG del dibujo que quieres para el bloque)
Saludos, Obijuan
Ya he visto que lo has solucionado :-) Hay que tirar un cable nuevo desde la salida, y así se consigue el multi-cable
Ahora mismo en el icestudio sólo vienen de serie 3 puertas muy básicas. En el futuro iremos incorporando más. De momento, cada uno puede ir creando sus propios bloques con la lógica que quiera (xor, nand...). Una manera rápida es usando los templates. Por ejemplo, abre el template de la puerta and. Modifica la expresión en verilog para obtener una puerta nand y exportalo como bloque (Con la opción edit/image path puedes especificar el SVG del dibujo que quieres para el bloque)
Saludos, Obijuan
El domingo, 24 de julio de 2016, 22:47:16 (UTC+2), Carlos escribió:
Bueno encontré la "solución", debí de haber arrastrado la conexión desde la salida del 0 o 1, no es posible tomarla desde el medio.Saludos
El 24 de julio de 2016, 15:35, Carlos<carlos.santiago.diaz@gmail.com> escribió:
Que tal,
Estoy probando iceStudio y me surgió una duda, se podrán "ahorrar" bloques, en este caso los '0' y '1', permitiendo hacer "ramas" de una conexión que ya este hecha? A lo mejor es posible y no he podido hacerlo. Mi prueba esta de la siguiente forma:
Y creo que se puede mejorar así (lo que esta en rojo es lo que se eliminaría haha):
Espero se entienda mi duda, soy particularmente malo explicando.
Saludos
PD: En la pestaña logic creo que faltan algunas compuertas básicas como xor, nand, nor, están en el "roadmap" o podría intentar "apoyarlos" añadiéndolas?
--
Has recibido este mensaje porque estás suscrito al grupo "FPGA-WARS: explorando el lado libre" de Grupos de Google.
Para anular la suscripción a este grupo y dejar de recibir sus mensajes, envía un correo electrónico a fpga-wars-explorando-el-lado-libre+unsubscribe@googlegroups.com.
Para publicar en este grupo, envía un correo electrónico a fpga-wars-explorando-el-lado-li...@googlegroups.com.
Daniel Pas
Jul 3, 2017, 9:17:03 AM7/3/17
to FPGAwars: explorando el lado libre
Buenas buenas,
Como he encontrado un indicio de respuesta al problema que tengo he optado por escribir en este hilo y no crear uno nuevo. Al lio...
Estoy usando la version de icestudio para windows y no encuentro por ningún lado la manera de cambiar el dibujo o introducir un dibujo svg a los bloques que creo/modifico. No me aparece la opción Edit/ image path.
Gracias.
Daniel
Como he encontrado un indicio de respuesta al problema que tengo he optado por escribir en este hilo y no crear uno nuevo. Al lio...
Estoy usando la version de icestudio para windows y no encuentro por ningún lado la manera de cambiar el dibujo o introducir un dibujo svg a los bloques que creo/modifico. No me aparece la opción Edit/ image path.
Gracias.
Daniel
Jesús Arroyo
Jul 3, 2017, 9:44:20 AM7/3/17
to FPGAwars: explorando el lado libre
Hola Daniel,
En la versión 0.3 se edita la información del proyecto en Edit > Preferences > Project information. Puedes consultar la documentación: http://icestudio.readthedocs.io.
Un saludo.
En la versión 0.3 se edita la información del proyecto en Edit > Preferences > Project information. Puedes consultar la documentación: http://icestudio.readthedocs.io.
Un saludo.
Daniel Pas
Jul 3, 2017, 10:22:19 AM7/3/17
to FPGAwars: explorando el lado libre
Muchas gracias,
He toqueteado todo menos eso, que torpe jejeejej.
Gracias.
Daniel
He toqueteado todo menos eso, que torpe jejeejej.
Gracias.
Daniel
Reply all
Reply to author
Forward
0 new messages