B2

3 views
Skip to first unread message

faramarz khosravi

unread,
Dec 2, 2009, 7:09:30 AM12/2/09
to DSD_Engineers
سلام دوستان
راجع به مسئله ب 2 یک مشکلی دارم؟
از اونجایی که باید حالت اولیه ی مدار (الگوها) رو از ماژول تست به ماژول
اصلی بدیم، چه طور یک آرایه دو بعدی رو با پارامتربه ماژول اصلی بفرستیم؟
اگه میشه زودتر راهنماییم کنید. مرسی

Mohsen Mahmoudi Aznaveh

unread,
Dec 2, 2009, 12:53:14 PM12/2/09
to dsd_en...@googlegroups.com
سلام
من هم به این مشکل برخوردم. نکته اینجاست که توی تعریف ماجول اصلی چطور به آرایه‌های اصلی مقدار میدی!‌ این نکته توی صورت سوال نیست؛ اما باید یه راهی براش پیداش کرد. نکات اصلی سوال هم اینجور چیزاست.
دوستان اگه بگن که هر کس چه راه حلی داره خیلی خوب میشه

mohammadr besharati

unread,
Dec 2, 2009, 2:00:10 PM12/2/09
to dsd_en...@googlegroups.com
به نام خدا

با سلام

من هنوز سوال دو را شروع نکردم و نمی دونم خیلی ربط داره یا نه ولی ... در وریلاگ دستوری هست که با کمک اون میشه از یک فایل داده خواند و درون یک آرایه از رجیستر ها یا همون مموری ریخت.
این دستور:
$readmemb


است.
مثال زیر کد توصیف حافظه است که از این دستور استفاده کرده است.
module Memory (out,r_wb,address,data);
   input r_wb;
   input [11:0] address;
   input [15:0 ] data;
   output [15:0] out;
   reg [15:0] out;
   reg [15:0] mem_bank [0:4095];
   initial begin
    
      $display("Filling memory with the code ...");
      $readmemb("Sample.txt",mem_bank);
   end
   always @(r_wb)
  // #15
        if (r_wb) #15 out=mem_bank[address];
        else #15 mem_bank[address]=data;
   always @(address)
  // #15
        if (r_wb) #15 out=mem_bank[address];
        else #15 mem_bank[address]=data;
   always @(data)
  // #15
        if (r_wb) #15 out=mem_bank[address];
        else # 15 mem_bank[address]=data;
endmodule


2009/12/2 Mohsen Mahmoudi Aznaveh <mahmoud...@gmail.com>

Ali Vakilian

unread,
Dec 3, 2009, 3:33:46 AM12/3/09
to dsd_en...@googlegroups.com
ب
سلام
در مقابل readmemb یک system task دیگری به نام readmemh وجود دارد که آن برخلاف اولی که داده ها را در مبنای 2 می گیرد، داده ها را در مبنای 16 می گیرد!
اینجوری پر کردن فایل راحتتر خواهد بود!

منبع:http://www.csd.uoc.gr/~hy225/veriwell/verilog_manual.html

موفق باشید!
خدانگهدار!

2009/12/2 mohammadr besharati <mr.bes...@gmail.com>

Mohsen Mahmoudi Aznaveh

unread,
Dec 3, 2009, 4:17:08 AM12/3/09
to dsd_en...@googlegroups.com

من فکر کنم نکته اصلی توی این سوال اینه که باید یه مکانیزمی برای ورودی به جدول هم طراحی کنیم؛ من که یه همچین کاری کردم
چون باید از تست بنچ یه چنین کاری کرد فکر نکنم راه دیگه ای داشته باشه

2009/12/3 Ali Vakilian <a.vak...@gmail.com>
Reply all
Reply to author
Forward
0 new messages