Oszillator stabilisieren 70 - 100 MHz
R.Freitag
Ich will einen Oszillator stabilisieren. Er soll eine Rasterung von 100 Hz
haben und zwischen 70 und 100 MHz einstellbar sein. Vermutlich werde ich
eine PLL oder eine DAFC verwenden. Gibt es Besonderheiten, die zu beachten
sind?
Robert
Thomas Rehm
> Ich will einen Oszillator stabilisieren. Er soll eine Rasterung
> von 100 Hz haben und zwischen 70 und 100 MHz einstellbar sein.
> Vermutlich werde ich eine PLL oder eine DAFC verwenden. Gibt es
> Besonderheiten, die zu beachten sind?
Eigentlich nicht. Eine PLL mit 100Hz Rasterung ist nur ziemlich
langsam (Einschwingzeit nach Frequenzwechsel einige 100ms).
Ich hatte mal ein Konzept gesehen mit 10kHz Raster, wobei die
100Hz "Raster" durch einen DAC "erzeugt wurden und damit über
Kapazitätsdioden die Frequenz des Rückmischers verstellt wurde
(das war ein Konzept mit Rückmischoszillator, damit die PLL nicht
die hohe Eingangsfrequenz direkt verarbeiten mußte).
Außerdem gibt es auch ein PLL-Konzept mit Vorteiler, wobei der
Vorteiler zwischen zwei Teilerwerten von der PLL-Teilerkette
umgeschaltet wird (fractional divider heißt das, wenn ich mich
nicht irre). Auch damit läßt sich ein feines Raster erzeugen,
ohne eine Vergleichsfrequenz nutzen zu müssen, die dem Raster
gleich ist.
Ich habe mich lange nicht mehr damit beschäftigt, daher weiß
ich nicht, welche Chips es heute dafür gibt, die u.U. gar
keinen Vorteiler mehr brauchen - selbst mal googeln.
Und eine AFC-Schaltung kommt bei 100Hz Raster wohl kaum in Frage.
Der VCO könnte schneller wandert als die AFC fangen würde...
Sowas kann man im 100kHz-Raster und vielleicht 10kHz-Raster
noch machen. Und selbst dann hat man keine Aussage über die
aktuelle Absolutfrequenz des VCOs.
Thomas.
Falk Brunner
news:ascgh6$amn$1...@newsreader2.netcologne.de...
Wie in dem anderen Posting schon angesprochen, sind 100 Hz Raster für ne PLL
problematisch, weil sie dann sehr langsam wird. Aber für fast jeder PRoblem
gibt es eine Lösung. MAn kann z.B. einen DDS IC nehmen, der zwischen 7..10
MHz ein Signal ausspuckt. Diese Frequnenz ist mit mH (ja MilliHertz)
einstellbar. Eine nachfolgende PLL muss dann nur noch x10 multiplizieren
(dabei wird auch die Auflösung mit 10 multipliziert, ergibt aber immer noch
10 mHz Auflösung), dabei ist aber die Vergleichsfrequnenz mind. 7 MHz. Grob
geschätzt kann man die Bandbreite des PLL Filters so mit 70..700 kHz
ansetzten, somit sit die PLL schon recht schnell.
http://www.qsl.net/ke5fx/synth.html
--
MfG
Falk
MaWin
kein besonderes Problem.
--
Manfred Winterhoff, mawin at gmx.net, remove NOSPAM if replying
homepage: http://www.geocities.com/mwinterhoff/
de.sci.electronics FAQ: http://dse-faq.e-online.de/
Read 'Art of Electronics' Horowitz/Hill before you ask.
Lese 'Hohe Schule der Elektronik 1+2' bevor du fragst.
Thomas Rehm
> MAn kann z.B. einen DDS IC nehmen, der zwischen 7..10
> MHz ein Signal ausspuckt. Diese Frequnenz ist mit mH (ja
> MilliHertz) einstellbar. Eine nachfolgende PLL muss dann
> nur noch x10 multiplizieren
Gute Idee. Dürfte auch noch die einfachste Lösung sein. Und dazu
gäbe es passend einen lowpower-lowcost-DDS-Chip, den AD9833, siehe
http://products.analog.com/products/info.asp?product=AD9833
Allerdings scheint der Chip noch sehr neu zu sein, ich habe ihn
bisher noch bei keinem Distri gefunden. :-(
Thomas.
R.Freitag
> R.Freitag <rfr-m...@gmx.de> schrieb im Beitrag
> <ascgh6$amn$1...@newsreader2.netcologne.de>...
>>
>> Ich will einen Oszillator stabilisieren. Er soll eine Rasterung von 100
>> Hz haben und zwischen 70 und 100 MHz einstellbar sein. Vermutlich werde
>> ich eine PLL oder eine DAFC verwenden. Gibt es Besonderheiten, die zu
>> beachten sind?
>>
> Warum nicht DDS ? Ein AD9852 hat mit 100MHz bei 100Hz Aufloesung
> kein besonderes Problem.
Das kann ich nach dem Studium des Datenblattes bestätigen. Gibt es denn frei
verfügbare Software für Controller, in denen ich Beispiele für die
Programmierung dieses Chips finden kann?
Gruss
Robert
Oliver Bartels
gehe ich davon aus, dass das eine Rolle spielt ...
Das wäre nämlich extrem schlecht, wenn Du die PLL wirklich mit 100Hz
am Phasenvergleicher betreibst. Das Phasenrauschen nimmt nämlich
mit dem Teilungsfaktor N des VCO-Signals zu.
Die Teilung entspricht bei Betrachtung in der Laplace Frequenzebene
einer konstanten Dämpfung (Phasenfehler geteilt durch N, ergo 1/N
"Verstärkung"). Hinzu kommt die dann typischerweise geringe
Schleifenbandbreite, d.h. Dein VCO müßte schon extrem gut sein,
weil oberhalb der Schleifenbandbreite das Phasenrauschen nur
noch durch ihn bestimmt wird und 100 Hz ist halt ein bisserl wenig
bei 100MHz, soviel inherente Stabilität hat der typische VCO nicht.
Zum Thema Schleifenbandbreite: Die *ändert* sich natürlich auch mit
stark variablem N, und das ist ebenfalls einem rauschoptimierten Design
nicht zuträglich, man muss vom Worst Case bzgl. des Einrastens
der PLL beim Design ausgehen.
Abhilfe:
1. Früher hat man das mit "Fractional PLL's" verbessert, bei denen der
Vorteiler abhängig von einem Modulo-Register noch eins dazuzählt
(bitte nicht zu verwechseln mit dem üblichen /n,/n+1 Schema zur
Konstruktion eines durch-beliebige-n-trotz-Prescaler Teilers, das unter
Modulo-2 Prescaler gehandelt wird).
Ein typischer Vertreter dieser Fractional-N PLL's war der SA8025,
halt abgekündigt in diesen wirtschaftlich schweren Zeiten wie so vieles
andere auch. Bei diesem PLL Typ ist allerdings die Charge Pump
ziemlich kritisch, weil der Strom entsprechend dem Gewicht des
Schritts angepaßt werden muß.
2. Heute nimmt man zur Erzeugung des Referenztaktes einen DDS-
Baustein, der liefert Dir ein beliebiges Frequenzraster für einen
Referenztakt, mit dem Du dann bei einer hohen Frequenz den
PLL Phasenvergleicher füttern kannst. Ein typischer DDS Vertreter
ist z.B. der AD9850.
Das ist die Standardlösung Nr. 1.
3. Eine interessante Alternative könnte auch die Speisung eines DDS
Takts aus dem VCO sein, das DDS Ausgangssignal geht dann zu einem
Phasenvergleicher. Analog Devices hat gerade so ein IC herausgebracht,
(AD9858) allerdings ist der DDS natürlich dann ein variables N, man wird
sehen, inwieweit das Konzept Erfolg hat.
4. Natürlich kann man auch mit Frequenzmischung mit und ohne PLL
oder DDS in diversen Konzepten arbeiten.
Die Frequenzmischung ist die Standardlösung Nr. 2.
Wichtig ist, dass der Phasenvergleicher zwecks hoher Schleifen-
bandbreite mit einer hohen Frequenz betrieben wird, daher wirst Du um
einer der o.g, Massnahmen nicht drumherumkommen, wenn Du das
Kanalraster später erkennen möchtest.
Believe me, been there, done that ...
Gruß Oliver
--
Oliver Bartels + Erding, Germany + obar...@bartels.de
http://www.bartels.de + Phone: +49-8122-9729-0 Fax: -10
Oliver Bartels
wrote:
>Ein typischer Vertreter dieser Fractional-N PLL's war der SA8025,
>halt abgekündigt in diesen wirtschaftlich schweren Zeiten wie so vieles
>andere auch.
Nachfolger gibt, dann ist Abkündigung ok.
Oliver Bartels
wrote:
>Gute Idee. Dürfte auch noch die einfachste Lösung sein. Und dazu
>gäbe es passend einen lowpower-lowcost-DDS-Chip, den AD9833, siehe
>http://products.analog.com/products/info.asp?product=AD9833
>
>Allerdings scheint der Chip noch sehr neu zu sein, ich habe ihn
>bisher noch bei keinem Distri gefunden. :-(
AD9850 & Co. sind aber reguläre Lagerware.
Thomas Rehm
[PLL]
> Das Phasenrauschen nimmt nämlich mit dem Teilungsfaktor N des
> VCO-Signals zu.
Nicht ganz. Das Phasenrauschen des Systems wird nicht größer werden
als das des VCOs ohne PLL (unter der Annahme, daß die PLL
ihrerseits nicht nennenswerte Störungen auf den VCO aufmoduliert
und das Gesamtsystem in der Lage ist, den VCO zu "fangen").
Und 70 MHz ist ja wirklich nur "zittriger Gleichstrom", um mit
Deinen Worten zu sprechen (bei wieviel zig GHz bist Du nun angekommen
mit Deinen Entwicklungen?) - ein brauchbarer VCO ist da keine
große Kunst.
> Believe me, been there, done that ...
...bei mir ist es schon ein bißchen sehr lange her, daher sind
meine o.g. Behauptungen mehr fragender Natur. ;-)
Thomas.
Oliver Bartels
wrote:
>> Das Phasenrauschen nimmt nämlich mit dem Teilungsfaktor N des
>> VCO-Signals zu.
>Nicht ganz. Das Phasenrauschen des Systems wird nicht größer werden
>als das des VCOs ohne PLL (unter der Annahme, daß die PLL
>ihrerseits nicht nennenswerte Störungen auf den VCO aufmoduliert
>und das Gesamtsystem in der Lage ist, den VCO zu "fangen").
100Hz bei 100MHz sind 1ppm, das ist zwar noch nicht das berühmte
scharfe Anschauen, aber ein bisserl Handeffekt reicht da schon ...
Nur um das zu verdeutlichen: Bei 30 MHz Abstimmbereich des VCO's
über (sagen wir mal pi mal Daumen) 10V Abstimmspannung sind
3kHz nach Adam Riese 1mV und 100Hz entsprechen ergo 33uV.
D.h. 33 Mikrovolt irgendwo eingefangen, und schwupps, ist der VCO
neben dem Kanal. Das ist dann kein Problem, wenn der Phasen-
vergleicher schnell genug updated, sprich z.B. eine Millonen mal
pro Sekunde. Nur dann ist das Kanalraster ohne DDS / Mischer /
Fractional N & Co. eben im Beispiel bei 1MHz. Punkt.
Und mit 100Hz am Phasenvergleicher bekommt man je nach Typ
des Vergleichers (XOR oder gar State Engine, Mischer ist bei
integrierten Lösungen unüblich) noch nicht mal den Netzbrumm
aus dem VCO Signal weg, von Störungen selbst im niederfrequenten
Bereich oder Push/Pull/Modulations-Einwirkungen ganz zu schweigen.
Sprich man sieht dann eine Linie pi mal Daumen bei f_soll+
Rumgeeiere, eine bei f_soll+50Hz+Rumkgeeiere, eine bei
f_soll+100Hz+...
Dazu braucht man dann unbedingt und ganz bestimmt ein 100Hz
Kanalraster ;-/
Wem das reicht, bitte ...
Rembember, I said it before. Wenn es demnächst hier einen Thread
über "alle PLL Chiphersteller sind böse, warum ist das niemals nicht
Plug&!Play, woran kann man eine gute PLL in der Blisterverpackung
erkennen, welche Verantwortung trägt der PLL Hersteller gegenüber
dem Konsumenten, Hiiiiiilllllfeeeeee" ;-)) auftaucht, weil die Sparversion
ohne DDS halt wie vorhergesagt eine Performance wie eine Eieruhr hat,
dann werde ich mich zurücklehnen und Chips & Bier holen gehen ...
[...]
>Und 70 MHz ist ja wirklich nur "zittriger Gleichstrom", um mit
>Deinen Worten zu sprechen (bei wieviel zig GHz bist Du nun angekommen
>mit Deinen Entwicklungen?) - ein brauchbarer VCO ist da keine
>große Kunst.
Derzeit sind die neuen WLAN Bänder zwischen 5 und 6 GHz doch
ganz interessant ...
Darüber ist es zwar auch nicht so anders (irgendwann halt Keramik
und Die on Board), aber derzeit nicht wirklich wirtschaftlich
(haben wollen viele etwas, aber es muss sich lohnen, der 24 GHz
Totwinkelradar Kram ist mitsamt dem Automotive begraben, weil es sich
wirklich nicht lohnt, die "wir wollen alles, aber nix zahlen" Geier sollen
sich ihre Hardware doch bittschön selbst zu ihren Konditionen designen
oder brav weiter bei M*com fürs Fahrzeugradar durch die Nase löhnen ...
Ulrich Strate
>
> R.Freitag wrote:
> > Ich will einen Oszillator stabilisieren. Er soll eine Rasterung
> > von 100 Hz haben und zwischen 70 und 100 MHz einstellbar sein.
> Kurzwellenempfänger mit einer 1.ZF von 70 MHz? ;-)
>
> > Vermutlich werde ich eine PLL oder eine DAFC verwenden. Gibt es
> > Besonderheiten, die zu beachten sind?
> Und eine AFC-Schaltung kommt bei 100Hz Raster wohl kaum in Frage.
> Der VCO könnte schneller wandert als die AFC fangen würde...
> Sowas kann man im 100kHz-Raster und vielleicht 10kHz-Raster
> noch machen.
Nein, das geht auch mit geringeren Rastabständen ohne größeren
Aufwand. 16MHz/20Hz-DAFC-Raster habe ich selbst schon gebaut;
M. Martin hat 1977 einen 135-MHz-VFO mit 50-Hz-Raster beschrieben.
> Und selbst dann hat man keine Aussage über die
> aktuelle Absolutfrequenz des VCOs.
Die muß man doch einfach nur zählen?
Bei 30 MHz Abstimmbereich wird man das heute aber wohl nicht mehr
mit DAFC machen wollen; DDS wurde ja bereits vorgeschlagen.
Gruß
Ulrich
Horst-D. Winzler
Nabend,
einen oszillator von 100 MHz mit 100 Hz zu rastern, wird wohl nur mit
doppelter PLL zu machen sein. Nicht grad was freude machen könnte.
Man kann sowas auch mit DDS aufbauen :-)
zB
"Direkte Digitale Synthese mit dem IC AD9850"
UKW-Berichte 2/98, S67-75
von Wolfgang Schneider, DJ8ES
zweite veröffentlichung mit dem AD 9851
"KW-Synthesizer mit DDS für 1-65 MHz"
UKW-Berichte 4/1999, S 205-222
von Bernd Kaa, DG4RBF
Hätte er den AD 9852 verwendet, hätt ich die schaltung
glatt nachgebaut!
So,nun wünsch ich dir viel vergnügen :-)
--
tschüs, horst-dieter
Helmut Sennewald
"Horst-D. Winzler" <h-d.w...@t-online.de> schrieb im Newsbeitrag
news:3DEA7A99...@t-online.de...
> R.Freitag wrote:
> > Morgen!!
> >
> > Ich will einen Oszillator stabilisieren. Er soll eine Rasterung von 100
Hz
> > haben und zwischen 70 und 100 MHz einstellbar sein. Vermutlich werde ich
> > eine PLL oder eine DAFC verwenden. Gibt es Besonderheiten, die zu
beachten
> > sind?
> >
> > Robert
>
> Nabend,
>
> einen oszillator von 100 MHz mit 100 Hz zu rastern, wird wohl nur mit
> doppelter PLL zu machen sein. Nicht grad was freude machen könnte.
>
Hallo,
ich kann mich an eine Schaltung mit doppelter PLL erinnern die
sowhl einen 10,0MHZ Quarz als auch einen 10,1MHZ MHz als Frequenzbasis
verwendetet
hat. Denke es waren 2 VCOs und ein Mischer in der Schaltung.
Durch geschickte Mischung hatte man höhe Auflosung bei hoher
Referenzfrequenz.
Kann mich nicht mehr an die genaue Topologie erinnern.
Vermutlich war es in einer Appnote/Artikel oder einem Datenblatt von
Motorola.
Leider kann ich den Artikel nicht mehr finden.
Wer hat ihn noch und und kann ihn mir schicken oder noch besser kennt einen
Link darauf?
Gruß
Helmut
Joerg Wunsch
> MAn kann z.B. einen DDS IC nehmen, der zwischen 7..10 MHz ein Signal
> ausspuckt. Diese Frequnenz ist mit mH (ja MilliHertz)
> einstellbar. Eine nachfolgende PLL muss dann nur noch x10
> multiplizieren (dabei wird auch die Auflösung mit 10 multipliziert,
> ergibt aber immer noch 10 mHz Auflösung), dabei ist aber die
> Vergleichsfrequnenz mind. 7 MHz.
Hochmischen oder einen Alias auskoppeln wären Alternativen. Stelle
ich mir beides unproblematischer vor als die nachgesetzte PLL, bis auf
die Tatsache, daß die 30 MHz Bandbreite für einen AD9850 schon etwas
viel sind.
--
J"org Wunsch
"Verwende Perl. Shell will man koennen, dann aber nicht verwenden."
Kristian Koehntopp, de.comp.os.unix.misc
Joerg Wunsch
> Das kann ich nach dem Studium des Datenblattes bestätigen. Gibt es
> denn frei verfügbare Software für Controller, in denen ich Beispiele
> für die Programmierung dieses Chips finden kann?
Wenn mich nicht alles täuscht, dürfte die serielle Programmierung
schon fast mit SPI zu erledigen sein, aber auf jeden Fall (dann nur
etwas langsamer) durch manuelles Umschalten eines Portpins.
Nee, geschrieben habe ich es selbst auch noch nicht, aber das müßte in
weniger als 1 Stunde geschrieben sein...
Horst-D. Winzler
> On Sun, 01 Dec 2002 09:15:52 +0100, "R.Freitag" <rfr-m...@gmx.de> wrote:
>
>>Ich will einen Oszillator stabilisieren. Er soll eine Rasterung von 100 Hz
>>haben und zwischen 70 und 100 MHz einstellbar sein. Vermutlich werde ich
>>eine PLL oder eine DAFC verwenden. Gibt es Besonderheiten, die zu beachten
>>sind?
>
> Abhilfe:
> 1. Früher hat man das mit "Fractional PLL's" verbessert, bei denen der
> Vorteiler abhängig von einem Modulo-Register noch eins dazuzählt
> (bitte nicht zu verwechseln mit dem üblichen /n,/n+1 Schema zur
Gabs bei "Fractional PLLs" nicht eine geringe frequenzmodulation
des signals als zugabe?
> 2. Heute nimmt man zur Erzeugung des Referenztaktes einen DDS-
> Baustein, der liefert Dir ein beliebiges Frequenzraster für einen
> Referenztakt, mit dem Du dann bei einer hohen Frequenz den
> PLL Phasenvergleicher füttern kannst. Ein typischer DDS Vertreter
> ist z.B. der AD9850.
> Das ist die Standardlösung Nr. 1.
Hast du mal mit dem AD98xx spielen können? Ich habe immer das gefühl,
das mir diese datenblätter immer etwas wichtiges verschweigen (wollen)
--
schüss, horst-dieter
Oliver Bartels
<h-d.w...@t-online.de> wrote:
>Gabs bei "Fractional PLLs" nicht eine geringe frequenzmodulation
>des signals als zugabe?
dagegen in den IC's, z.B. eine Umsteuerung des Charge Pump
Stroms.
Der Knackpunkt ist der sich ständig ändernde Loop Gain infolge
des sich ständig ändernden Teilungsfaktors.
Deshalb macht man soetwas heute zumeist mit DDS oder DDS plus
PLL, die Fractional N Lösung wird eher dort eingesetzt, wo man
zugunsten reduzierter Kosten nicht das allerletzte Quentchen
an Performance braucht.
>Hast du mal mit dem AD98xx spielen können? Ich habe immer das gefühl,
>das mir diese datenblätter immer etwas wichtiges verschweigen (wollen)
Mit dem AD9850, der Baustein ist absolut unproblematisch.
Eine fiese Falle, wenn man den Comparator anderweitig einsetzen
will: Der Comparator wird abgeschaltet, wenn nicht mindestens
1 MHz Takt am DDS Takteingang anliegt. Der Takteingang kommt
zwar auch mit einem Sinus-Signal aus, aber wenn man z.B. den
DDS Takt synchron noch anderweitig braucht und den Comparator
zur Taktgewinnung einsetzen möchte, hat man ein Henne-Ei-Problem ;-|
Und der Alias-Filter sollte halt taugen, sonst hat man solche, aber
das ist eh' klar.
In Kürze kommt noch ein Design mit dem AD9854 hinzu, wir werden
sehen ...
Den AD TxDAC 9765 hatte ich auch schon mit einem Selbstbau-DDS
Marke FPGA im Einsatz, auch soetwas funktioniert gut, das Ganze wurde
dann später in einen echten DoItYourself Zweikanal DDS (Digitalteil und
Wandler als ASIC) umgewandet.
Horst-D. Winzler
>
> In Kürze kommt noch ein Design mit dem AD9854 hinzu, wir werden
> sehen ...
>
>
> Gruß Oliver
>
Hallo Oliver,
ich habe mir grad mal die daten des AD9854 runtergeladen.
Sie vermitteln einen guten eindruck. Sie reizen, umgehend
zum lötkolben zu greifen :-)
Der nachbau ist aber offenbar nicht ganz trivial :-(
--
schüss, horst-dieter