Consulta lpc43s37

[Carlos Pantelides]

Hola,

como siempre, disculpen mi grosera ignorancia de ciertos detalles y conocimientos
básicos. Antes de hacer mis preguntas, querria validar esto:

*) La [edu]-ciaa-nxp usa lpc4337

*) Que tiene un core cortex-m4 y otro cortex-m0app

*) Entiendo que existe lpc43s37 que agrega un tercer core cortex-m0sub que se usa para cripto,
tanto cifrado como descifrado, almacenamiento seguro de las keys, algun hashing y RND

Mis preguntas son, pues no he logrado hallarlo en la documentación

*) Es pin/signal/etc compatible?

*) Podría ocurrir que haga falta adaptar algo de la edu-ciaa-nxp a nivel electrónico?


Es que hablando con Gastón de Assembli, me ha dicho que no tiene ningún problema en armarme una
con lpc43s37 y no querría tener una edu-ciaa-nxp-muerta.

Preguntas avanzadas

En algún lugar de la documentación (8.4.1) dice que en el momento de manipular las key se debe cumplir

VPP =2.7 V to 3.6 V.


*) Hay algún motivo por el cual pueda no cumplirse en la configuración actual?

Saludos y gracias

[martin ribelotta]

En ppio no hay problema

Pin a pin compatible.

Al menos con tres birras encima y un superpedalin level 3

Chequea el datasheet. Es la mejor opcion. Pero son en ppio conoatinles.... esperaria yo al menos

--
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[Carlos Pantelides]

Hey, no te entiendo nada, borracho!! gracias igual por la intención, jaja.


Gracias a Matías que ha conservado la sobriedad y me ha dicho en privado para no mansillar mi reputación y para que esa mancha no manche a la conversación y desanime a otras personas a ayudar, que


"http://tinyurl.com/y79mmg4f

que indica

«Pin-compatible with LPC4300 and LPC1800 series  microcontrollers»

asi que, uno de estos días voy para adelante y les cuento!

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[Matías Pecchia]

nah, en realidad la movida viene porque si contesto yo, por ahí no lo hace alguien que sí tiene más información y hasta posiblemente experimentó migrando de LPCxxxx a LPCxxSxx, más info que la que encontré usando el buscador.

Lo que te pasé es un folleto lindo, pocas páginas, colores, muy comercial. Es posible que en las erratas encontrés documentación de letra chica.
Por eso te recomiendo leer las erratas de cada uno de los dos chips.

El sitio de NXP tiene todo, pero la forma de organizarse no es lo más piola del mundo, te recomiendo por eso bajar los documentos que veás (vas a demorar menos cuando los quieras leer de nuevo) y también dejar apuntados uno que otro link que apunte a donde los bajaste para después encontrar actualizaciones.

Saludos, buen finde.

----- Original Message -----
> From: "Carlos Pantelides" <carlos.p...@gmail.com>
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> Subject: Re: [CIAA-Hardware] Consulta lpc43s37
>
>
> Hey, no te entiendo nada, borracho!! gracias igual por la intención, jaja.
>
>
> Gracias a Matías que ha conservado la sobriedad y me ha dicho en privado
> para no mansillar mi reputación y para que esa mancha no manche a la
> conversación y desanime a otras personas a ayudar, que
>
>
> "http://tinyurl.com/y79mmg4f
>
> que indica
>
> «Pin-compatible with LPC4300 and LPC1800 series microcontrollers»
>
> asi que, uno de estos días voy para adelante y les cuento!
>
>
>
>
> On Friday, August 11, 2017 at 10:11:06 PM UTC-3, martinribelotta wrote:
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> > En ppio no hay problema
> > Pin a pin compatible.
> > Al menos con tres birras encima y un superpedalin level 3
> > Chequea el datasheet. Es la mejor opcion. Pero son en ppio conoatinles....
> > esperaria yo al menos
> >
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Matías Pecchia
matias...@gridtics.frm.utn.edu.ar

[Pedro Martos]

Hola, 

Me gustaria experimentar con una edu-ciaa-secure de 3 nucleos; viendo la documentacion, pareceria que la parte de seguridad se implementa con hardware dedicado, no con un CortexM0. Saben si es asi?

Cordialmente, 

Pedro

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[Carlos Pantelides]

Pedro, que documentación viste vos?

Me preocupa tu duda, pues yo miro los dibujitos y hay un M0-subsystem y nada le indica a mi ojo inexperto que esté afuera.

Yo sólo he mirado con algo de atención los capítulos 7 y 8 de um10503.pdf. Lo que he entendido hasta ahora es que hay dos aspectos:

*) secure boot (capítulo 7) no me interesa particularmente.

*) resto (capítulo 8) sí me interesa:


Menciona una api que "The AES is controlled through a set of simple API calls located in the LPC43Sxx ROM.", con una característica coherente con que NO haya un super hardware dedicado al lado:  "AES engine peak performance of 0.5 byte/clock cycle."

Cuando dice "Support for two secret hardware keys that cannot be read." apuesto a que tienen que estar en el chip mismo, pues si estuvieran afuera seguro que es fácil (para el que sabe) leerlas en tránsito.

 

Pero, siguiendo la pista de Matías[1], se menciona un "A7001CM Secure Element" en el contexto de un board, mmmmhhh.

Yo mientras le estoy preguntando formalmente a assembli lo conversado en persona en el stand, cuanto me sale una edu-ciaa-nxp con lpc43s37. Depende del precio, dado que tengo muy poco tiempo disponible puede ser que no me convenga invertir en el estudio de factibilidad previo, con las pruebas salvajes que haga voy aprender mucho de otras cosas e igual me queda una placa.

Igual esto está demorado pues parece haber un problema en el smtp de assembli, el lunes intentaré recordar llamar

[1] http://www.nxp.com/docs/en/user-guide/UM10889-om13070_73_76.pdf

--

--
Carlos Pantelides
@dev4sec
https://github.com/cpantel
http://seguridad-agile.blogspot.com/

[Pedro Martos]

Hola,

Viendo los diagramas de UM10503 (cap.1), los procesadores de 3 nucleos (CM4+CM0App+CM0Sub) parecen ser los lpc437x/436x/43s7x/43s6x; en particular los que tienen la "s" en el codigo implementan funciones de seguridad, pero estas figuran como perifericos (estan en la columna donde esta la ram interna).

Fijate que hay:

-Prrocesadores de 3 nucleos (con CM0 subsystem) sin funciones de seguridad, como el 4370

- Procesadores de 3 nucleos con funciones de seguridad, como el 43s67

- Procesadores de 2 nucleos sin funciones de seguridad como el 4337

- Procesadores de 2 nucleos con funciones de seguridad, como el 43s50

Eso sumado al hecho que las funciones de seguridad estan ubicadas como perifericos, me hacen suponer que se implementan con hardware dedicado, no usando un CM0-subsystem. De hecho en el cap.8 (8.4.1) se habla de "To transfer data between memory and the AES peripheral using GPDMA...", es decir, los datos se envian y reciben de un periférico AES utilizando DMA, no mediante un CM0.

Cordialmente,

 Pedro

[Carlos Pantelides]

Sigo recolectando... me resulta ambiguo y además tengo experiencia cero en evaluar estos folletos y manuales.

observá [1] que dice explícitamente

For applications requiring total device integrity, LPC43Sxx microcontrollers can be paired with an NXP A-Series secure element to add tamper detection,secure authentication with hardware accelerated RSA and ECC, extraction proof keys using banking grade security, and more

pero se refiere a aspectos extra no mencionados previamente. Además el diagrama en bloques tiene un bloque de security con los items mencionados previamente (key storage, aes engine y rng), y el texto anterior se refiere a los extras relacionandolos a los A-series (supongo como el "A7001CM Secure Element"), igual que la tabla al final.

En [2], que es otro folletín, dice que

The security features added include an AES-128 hardware accelerator, a true random number generator and two 128-bit locations in one-time programmable memory for storage of AES keys.

Lo que me induce a pensar en que están dentro del chip y que no son externos, es que me parece que si estuvieran afuera medio que ofrecerían una interfaz a estas funciones y darian a elegir aes-128, aes-192, aes-256, me imagino. Es como cuando dice que tiene un LCD controller (29.1 de um10503) y dice que soporta ciertas resoluciones y colores. Te está limitando por que lo tiene adentro, si te dijera que se puede conectar a un lcd controller externo, no pondría esas restricciones. ¿es razonable esa interpretación?

Luego, dice "To add banking grade security, an NXP A7-series secure element can be connected to the microcontroller via an I2C interface.", esto si es explícito externo y contrasta con lo anterior.

Cuando dice AES-peripheral con dma, ¿es compatible con que ese periférico sea interno?

Charli

[1] https://www.avnet.com/wps/wcm/connect/onesite/7cf085e9-423c-40d1-9c2f-7cf046785795/NXP+LPC43Sxx+-+MCUs+with+integrated+security+for+protecting+connected+applications.pdf?MOD=AJPERES&CVID=lIzYVzK&CVID=lIzYVzK

[2] http://files.iccmedia.com/magazines/basoct15/basoct15-p30.pdf

[Pedro Martos]

Hola,

Como yo lo interpreto,en los chips 43sXX, la parte de seguridad (AES, RNDG, etc) se implementa con perifericos internos del microcontrolador, a su vez el microcontrolador tiene una rom con funciones precompiladas para utilizarlos; cuando uno trabaja con estos dispositivos, linkea el codigo contra una libreria provista por nxp, y la libreria internamente invoca a las funciones de la rom. Por eso se habla de una API para trabajar con esta funcionalidad.

Por otra parte el A-secure element agrega otra funcionalidad de seguridad (AES; TRNDG, storage para las AES Keys, etc) y se comunica con el microcontrolador por I2C.

Respecto al DMA, si, es comun que en chips complejos (SoCs - System On Chip) un periferico interno haga DMA desde/hacia memoria interna o externa. Por ejemplo, en los OMAP3 de las beagleboard, el host USB hace DMA para la transferencia de datos, y es un periferico interno.

cordialmente,

Pedro

--

cordiales saludos,

Pedro Ignacio Martos

pma...@fi.uba.ar / pima...@gmail.com

http://web.fi.uba.ar/~pmartos

[Carlos Pantelides]

ok, entonces poner un lpc43s37 en lugar de un lpc4337 en una edu-ciaa-nxp será provechoso, no?

[Pedro Martos]

Yo creo que si, pero seria igual a la edu-ciaa standard + funciones de seguridad; no un triple core como el lpc4370.

Cordialmente,

Pedro

[Carlos Pantelides]

Perdón que sea tan corto, los lpc43[s]xx son todos intercambiables?

En las tablas como que no está toda la información de modo evidente , no esta el lpc4337 con enumeración de cores ni el lpc43s37

- Procesadores de 3 nucleos con funciones de seguridad, como el 43s67

- Procesadores de 2 nucleos con funciones de seguridad, como el 43s50

Sería entonces uno de esos dos?

Cuáles son los más  compatibles con el esquema actual? Es para no tener que enfrentar demasiados cambios a la vez.

Gracias

[Pedro Martos]

Hola, contesto intercalado

El 12 ago. 2017 22:34, "Carlos Pantelides" <carlos.p...@gmail.com> escribió:

Perdón que sea tan corto, los lpc43[s]xx son todos intercambiables?

Entiendo que si (obviamente dentro del mismo encapsulado) y teniendo en cuenta que tienen distintos perifericos y memorias (p.ej. en UM10503 cap. 3.1)

En las tablas como que no está toda la información de modo evidente , no esta el lpc4337 con enumeración de cores ni el lpc43s37

Si, es un bug de la UM10503, la tabla 2 del cap.1 da esa informacion para los micros sin flash; faltaria una tabla igual para los micros con flash.

- Procesadores de 3 nucleos con funciones de seguridad, como el 43s67

- Procesadores de 2 nucleos con funciones de seguridad, como el 43s50

Sería entonces uno de esos dos?

Cuáles son los más  compatibles con el esquema actual? Es para no tener que enfrentar demasiados cambios a la vez.

Gracias

Creo que el menor cambio seria pasar de un lpc4337 a un lpc43s37

[Carlos Pantelides]

Pero no tendríamos el tercer nucleo que vos querés si he entendido bien.

Si hubiera un 3 nucleos, con seguridad, muy parecido a lpc4337, por economía de escala (jaja 2 placas) podría ser menos onerosa la operación.

Gracias Pedro

[Pedro Martos]

Si, totalmente de acuerdo =)

Pero me parece que no hay triple core en encapsulado JBD144... |:-(

cordialmente,

Pedro

Libre de virus. www.avast.com