может кто знает?
Pavel Kosenkov
Пока программист занимается переездом плата оказалась у меня, выложу в репозиотрий наработки софта, но это сугубо отладочный и кривой набор загрузчика.
Теперь к багам, по которым было бы хорошо услышать совет:
На самом деле довольно странно себя ведет SDRAM. Первые тактов 7-10 после инициализации в память писать можно без проблем и все считывается, но вот после идет мусор, при том однотипный - один паттерн выплевывает. Неправильную конфигурацию исключаю, тк выверенно уже все вдоль и поперк.
Еще один баг - через jtag не удается прочитать память, хотя программа пишет и читает нормлаьно.
Потом, вопрос адресованн скорее тем, кто с уже работал с атмеловскими процами - почему DBGU инициализируется только при MCK висящем на PLLB? можно ли его завести на PLLA?
Это в принципе все.
Из пожеланий хотелось бы чуточку помощи в оформлении документации - нужно дорисовать схему. Сейчас это довольно актуально. Хотя у меня и был студен который должен был это сделать, но как всегда не повезло с ответственностью оного и он сделал только чать( может найдется человек которому будет интересно покопаться в хитросплетениях платы?
Спасибо за внимание.
--
Косенков Павел (Kosenkov Pavel)
aka microtrigger & burokrat
==========================
no time to loose, no time to choose
Sergey Lapin
> Всем привет.
> Пока программист занимается переездом плата оказалась у меня, выложу в
> репозиотрий наработки софта, но это сугубо отладочный и кривой набор
> загрузчика.
который можно скачать с сайта atmel
в оригинальном виде и посмотреть что именно изменено.
>
> Теперь к багам, по которым было бы хорошо услышать совет:
>
> На самом деле довольно странно себя ведет SDRAM. Первые тактов 7-10 после
> инициализации в память писать можно без проблем и все считывается, но вот
> после идет мусор, при том однотипный - один паттерн выплевывает.
> Неправильную конфигурацию исключаю, тк выверенно уже все вдоль и поперк.
Подтверждаю - тайминги сделаны точно по спецификации Atmel по SDRAMC
и по спецификации на SDRAM от Micron. Вопросы вызывает параметр
Refresh, он выставлен
в соответствии со спецификацией но:
* Наш SDRAM специфицирован на PC133 only. Соответственно значит ли это
что он может
не работать на меньших частотах? (Порядок 80Mhz, процессор в состоянии
адекватно выдать порядка 96-100.). Паша, не гляшешь осциллографом что
там на SDRAMCK?
Надеюсь что PLL нормально лочится при этом.
>
> Еще один баг - через jtag не удается прочитать память, хотя программа пишет
> и читает нормлаьно.
Речь идет про SDRAM. SRAM пишется и читается нормально, это же касается
и чтения ROM. Есть подозрение что процессор читает память несколько
по-другому. Но это не отменяет первую проблему.
>
> Потом, вопрос адресованн скорее тем, кто с уже работал с атмеловскими
> процами - почему DBGU инициализируется только при MCK висящем на PLLB? можно
> ли его завести на PLLA?
Проблема в следующем:
Если мы конфигурируем как нам советует atmel (PLLA - CPU clock, с него
берется мастер клок
(он же клок памяти и периферии), PLLB - USB clock (96Mhz/2) то у нас
не работает DBGU.
Если мы мастер клок переключаем на PLLB, у нас все магически начинает работать,
даже когда делитель мастера равен 1, То есть на 96Mhz. На SDRAM это
впрочем не влияет.
Это короче тоже неплохо бы проверить осциллографом.
>
> Это в принципе все.
> Из пожеланий хотелось бы чуточку помощи в оформлении документации - нужно
> дорисовать схему. Сейчас это довольно актуально. Хотя у меня и был студен
> который должен был это сделать, но как всегда не повезло с ответственностью
> оного и он сделал только чать( может найдется человек которому будет
> интересно покопаться в хитросплетениях платы?
Ну тут судя по всему этот волонтер у нас Паша. Обрисуй кусок вокруг
PLL (фильтр),
может быть еще найдем повод для того чтобы подумать
(там в мануале описалово про схематику вокруг этого). А еще мелкая
просьба - нельзя экспортнуть
в SVN текущую схему в виде картинки? Это удобнее когда надо глянуть мельком.
S.