[RISC-V][URJC] Procesador Risc-V en la asignatura de Arquitectura de Ordenadores URJC
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Obijuan
Oct 20, 2018, 3:41:08 AM10/20/18
to FPGAwars: explorando el lado libre
Hola,
Quería compartir una noticia que para mí es muy importante: En el grado de Igeniería de Robótica Software de la URJC [1], que se ha empezado a impartir este curso (18/19), vamos a dar el procesador Risc-V [2] en la asignatura de Arquitectura de Ordenadores, en el segundo cuatrimestre, a estudiantes de primer año.
El Risc-V es una arquitectura abierta de procesadores (ISA), que define el formato de las instrucciones (pero no su implementación). Cualquier fabricante puede implementar esta arquitectura libremente, sin tener que pagar licencias. Esta arquitectura es modular, de forma que permite implementar diferentes gamas de procesadores.
El picorv32 [3] es la implementación que hizo Clifford, del juego de instrucciones RISC-V RV32IMC. Implementa todas las instrucciones definidas ahí. Dentro de la familia Risc-v esta es la gama más baja, pensada para sistemas empotrados. Este procesador lo podemos sintetizar en las FPGAs libres de gama baja (ice40 4/8K). En este post[4] ya comenté que lo habíamos sintetizado en la Alhambra II, añadiendo además las configuraciones para hacerlo desde Apio/Icestudio. También se puede sintetizar en la tinyFPGA Bx, la Lattice Breakboard y la nueva icebraker (y en principio en cualquiera que tenga una ICE40 4/8K)
El Risc-v tiene mucho futuro, y creo que jugará un papel muy importante a medio-corto plazo en la industria. En este artículo divulgativo de Xataca [5] podéis encontrar más información fácilmente entendible.
Educativamente, este procesador es un bombazo. Y combinado con las FPGAs libres las posibilidades son increibles: podemos enseñar arquitectura de ordenadores sintetizando procesadores reales, añadiendo instrucciones nuevas, incluyendo los periféricos que queramos... y podemos abordar todos los niveles (que se hará en diferentes asignaturas): Desde la programación en ensamblador para conocer los detalles, pasando a la programación en C directa del procesador (sin SO) hasta añadir la capa del SO (Linux) y trabajando a nivel de aplicación. Sobre este sistema, ya podemos montar ROS para trabajar con Robots. Y todo. Absolutamente todo con herramientas libres: lo que nos permite entender todos los detalles, y modificar todo lo que queramos a cualquier nivel.
Esta es una labor que nos llevará muchísimo tiempo. Pero yo todo el contenido que vaya generando lo iré publicando y haciéndolo accesible para todo el mundo. El SAV es fuerte en mucho, y quieren las cosas ya. Yo lo entiendo (a mí me pasa lo mismo). Pero sólo puedo pedir paciencia. Y mi compromiso de que todo estará ahí. Sólo necesito tiempo para irlo sacando
Saludos, Obijuan
Jesús Arroyo
Oct 21, 2018, 10:29:46 AM10/21/18
to FPGAwars: explorando el lado libre
Es genial Juan :D
Me alegra mucho que tu universidad vea la importancia las tecnologías abiertas para electrónica y procesadores libres. Gracias a esa asignatura el patrimonio tecnológico se enriquecerá mucho más!!!
Un saludo.
Jose Pico
Oct 21, 2018, 4:43:05 PM10/21/18
to FPGAwars: explorando el lado libre
Muchas Gracias Juan!
Iremos siguiendo tus pasos, como siempre.
Saludos y tranquilo, tendremos paciencia,
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
Gerardo Gomez Fernandez
Nov 6, 2018, 2:01:45 PM11/6/18
to FPGAwars: explorando el lado libre
Obijuan Tengo disponible una Alhambra II muerta de risa en el cajón. es la B05-030 si la necesitas esta a tu disposición, para que la uses o la prestes a algún alumno para trabajar con el Risv -V-
Un Saludo
Obijuan
Nov 7, 2018, 7:09:31 AM11/7/18
to FPGAwars: explorando el lado libre
Gracias Gerardo! :-)
lo tendré en cuenta
Saludos, Obijuan
Obijuan
Jan 27, 2019, 3:46:53 AM1/27/19
to FPGAwars: explorando el lado libre
Ya hemos empezado las clases. Para aprender a programar el RISC-V en ensamblador (para conocer bien su arquitectura), estamos usando el simulador RARS (libre y multiplataforma)
En este enlace he puesto información sobre el RARS, para probar el primer "Hola mundo":
En esta wiki he puesto el guión de la primera sesión de laboratorio. Las demos se las hago en vivo a los estudiantes, por lo que en la wiki no está colocada toda la información detallada, sino sólo el guión que voy siguiendo:
Saludos, Obijuan
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
charliva
Jan 28, 2019, 2:43:45 PM1/28/19
to FPGAwars: explorando el lado libre
Enhorabuena Juan! me parece alucinante!
Según he leido el 5º párrafo se me han puesto los pelos de punta....vaya temario!
Me llena de orgullo que haya profesores como tu con la motivación para formar a las nuevas generaciones ya no sólo en cosas potentes sino con el espíritu del open source desde la base.
Un abrazo y mucho ánimo!
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
Obijuan
Mar 1, 2019, 4:05:59 AM3/1/19
to FPGAwars: explorando el lado libre
Las últimas semanas estuvimos haciendo la práctica 2: Llamadas al sistema
En la sesión 5, también dentro de la práctica 2, aprendimos un poquito más cómo se organizan los datos y el código en la memoria del RISC-V
Saludos, Obi
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
Obijuan
Mar 1, 2019, 4:09:15 AM3/1/19
to FPGAwars: explorando el lado libre
Esta semana comenzamos con la práctica 3: Bucles y Saltos condicionales
Aunque en la asignatura estamos trabajando con el Simulador RARs, lo aprendido se puede probar con el picorisc-v, que se puede sintentizar en las placas de 4K/8K: Alhambra II, TinyFPGA, etc...
Todavía no he podido documentar esta parte, pero lo tengo en el TODO
Saludos, Obijuan
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
Jose Pico
Mar 1, 2019, 4:22:27 AM3/1/19
to FPGAwars: explorando el lado libre
Graciaaaaaaaaaas por todo lo q compartes!
Esto se va a notar, seguro en el futuro prócimo!
Ojalá pudiera retroceder en el tiempo y ser tu alumno!
La universidad del pasado me decepcionó al 100%
A esta nueva universidad le veo mucho más futuro.
GRACIAS
Esto se va a notar, seguro en el futuro prócimo!
Ojalá pudiera retroceder en el tiempo y ser tu alumno!
La universidad del pasado me decepcionó al 100%
A esta nueva universidad le veo mucho más futuro.
GRACIAS
Obijuan
Mar 1, 2019, 4:34:40 AM3/1/19
to FPGAwars: explorando el lado libre
¡Gracias jose! Todo lo que preparo para los estudiantes lo dejaré libre. Muchas cosas las digo oralmente y con demos en vivo, porque no tengo tiempo de documentarlo todo, pero considero que como profesor de universidad pública, el material que genero os pertenece a todos. Vosotros pagáis mi sueldo, así que mi trabajo es vuestro
Saludos, Obijuan
JAVI Barbero
Mar 1, 2019, 5:06:38 AM3/1/19
to fpga-wars-explora...@googlegroups.com
Obijuan eres grande, y persiste con tu filosofía, te llevará muy muy lejos.
Hace tiempo que me picó el gusanillo de los Arduinos, Raspberrys, y ahora trasteo bastante con Alhambra.
Me dedico al loco mundo de los ascensores y no os quito ojo, saludos y gracias.
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Juan Gonzalez Gomez
Mar 15, 2019, 2:05:14 PM3/15/19
to FPGA-WARS: explorando el lado libre
Vamos a por la práctica 4-1. Aprendiendo un poquito de subrutinas con el Risc-V
Saludos, Obijuan
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Obijuan
Mar 22, 2019, 3:49:13 AM3/22/19
to FPGAwars: explorando el lado libre
Práctica 4-2. Vamos a aprender un poquito sobre la pila en el RISC-V
Saludos, Obijuan
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
Obijuan
Mar 29, 2019, 4:58:14 AM3/29/19
to FPGAwars: explorando el lado libre
Práctica 4-3. Vamos a aprender un poquito de recursividad con el Risc-V:
Saludos, Obijuan
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
Obijuan
Apr 23, 2019, 7:07:32 AM4/23/19
to FPGAwars: explorando el lado libre
Vamos a por la última práctica con el RISC-V: Memoria dinámica y estructuras de datos:
Saludos, Obijuan
El sábado, 20 de octubre de 2018, 9:41:08 (UTC+2), Obijuan escribió:
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